JPS628817B2 - - Google Patents
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- Publication number
- JPS628817B2 JPS628817B2 JP55124091A JP12409180A JPS628817B2 JP S628817 B2 JPS628817 B2 JP S628817B2 JP 55124091 A JP55124091 A JP 55124091A JP 12409180 A JP12409180 A JP 12409180A JP S628817 B2 JPS628817 B2 JP S628817B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bits
- register
- shift
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明はデータのシフトを高速に行なうことが
できるシフト回路に関する。
できるシフト回路に関する。
従来、データのシフトにはシフトレジスタが一
般に利用されてきたが、通常のシフトレジスタは
1サイクルで1ビツトのシフトを行なうものであ
るため、例えばmビツトのシフトにはmサイクル
を必要としていた。これに対し、データのシフト
を高速に行なうシフターを備えた計算機が開発さ
れている。例えば第1図はn(=8)ビツトの入
力データに対しm(<n)ビツトまでのシフトを
1サイクルで行なうシフターを示し、多数のデー
タセレクタ(DS)を継続接続してなるものであ
る。入力線1から8ビツトのデータを供給し、制
御線2にシフト量mを指定する3ビツトのデータ
及び制御線3に右シフトか左シフトかを指定する
データを与えることによつて、右シフトの場合に
は出力線4にmビツト右シフトされたデータが1
サイクルで得られ、また左シフトの場合には出力
線5にmビツト左シフトされたデータが1サイク
ルで得られる。
般に利用されてきたが、通常のシフトレジスタは
1サイクルで1ビツトのシフトを行なうものであ
るため、例えばmビツトのシフトにはmサイクル
を必要としていた。これに対し、データのシフト
を高速に行なうシフターを備えた計算機が開発さ
れている。例えば第1図はn(=8)ビツトの入
力データに対しm(<n)ビツトまでのシフトを
1サイクルで行なうシフターを示し、多数のデー
タセレクタ(DS)を継続接続してなるものであ
る。入力線1から8ビツトのデータを供給し、制
御線2にシフト量mを指定する3ビツトのデータ
及び制御線3に右シフトか左シフトかを指定する
データを与えることによつて、右シフトの場合に
は出力線4にmビツト右シフトされたデータが1
サイクルで得られ、また左シフトの場合には出力
線5にmビツト左シフトされたデータが1サイク
ルで得られる。
しかしながら、このようなシフターを用いても
多倍長データ(2nビツト、3nビツト、…)のm
ビツトシフトは次に示すように大変であつた。
多倍長データ(2nビツト、3nビツト、…)のm
ビツトシフトは次に示すように大変であつた。
例 1
夫々nビツトのA,Bなるデータを連結してm
(<n)ビツト右シフトする場合 なお、データA,Bは夫々計算機のAレジス
タ、Bレジスタに格納されており、更に別のCレ
ジスタも用いられる。
(<n)ビツト右シフトする場合 なお、データA,Bは夫々計算機のAレジス
タ、Bレジスタに格納されており、更に別のCレ
ジスタも用いられる。
Bレジスタの内容をシフターによりmビツト
右へシフトしてBレジスタへ格納する(Bレジ
スタの左mビツトはすべて0となる)。
右へシフトしてBレジスタへ格納する(Bレジ
スタの左mビツトはすべて0となる)。
n−mをlとする。
Aレジスタの内容をシフターによりlビツト
左へシフトして、Cレジスタにしまう。
左へシフトして、Cレジスタにしまう。
Cレジスタの内容とBレジスタの内容との論
理和を求める演算を実行してその結果をBレジ
スタに格納する。
理和を求める演算を実行してその結果をBレジ
スタに格納する。
Aレジスタの内容をシフターによりmビツト
右へシフトしてAレジスタへ格納する(終
り)。
右へシフトしてAレジスタへ格納する(終
り)。
このようにnビツトデータは1サイクルでシフ
トが完了するにもかかわらず、2nビツトのデー
タは5サイクルを要する。
トが完了するにもかかわらず、2nビツトのデー
タは5サイクルを要する。
例 2
夫々nビツトのA,Bなるデータを連結してm
(0≦m<2n)ビツトの右シフトを行なう場合 m<nならステツプへ、m≧nならばステ
ツプへ行く。
(0≦m<2n)ビツトの右シフトを行なう場合 m<nならステツプへ、m≧nならばステ
ツプへ行く。
〓 (例1)に同じ
m−nをKとする。
AをKビツト右シフトしてBレジスタに格納
する。
する。
Aレジスタに0を格納する。(終り)。
この場合には、m<nで6ステツプ、m≧nで
4ステツプを必要とする。
4ステツプを必要とする。
例 3
データA,Bを連結してm(0≦m<2n)ビ
ツト右ローテイトを行なう場合 m<nならば0ステツプへ、m≧nならば
ステツプへ行く。
ツト右ローテイトを行なう場合 m<nならば0ステツプへ、m≧nならば
ステツプへ行く。
m←m−nとする。
C←B
B←A
AとBの入れかえ
A←C
n−m=lとする。
Bをlビツト左シフトし、Cレジスタへ格納
する。
する。
Bをmビツト右シフトし、Bレジスタへ格納
する。
する。
Aをlビツト左シフトし、Dレジスタへ格納
する。
する。
D及びBレジスタの内容の論理和をBレジス
タへ格納する。
タへ格納する。
Aをmビツト右シフトし、Aレジスタへ格納
する。
する。
C及びAレジスタの内容の論理和をAレジス
タへ格納する(終り)。
タへ格納する(終り)。
この例ではシフターを利用するメリツトがほと
んどなくなつてしまう。
んどなくなつてしまう。
本発明は上記事情に鑑みて、多倍長データのシ
フトを高速化できるシフト回路を提供することを
目的とする。
フトを高速化できるシフト回路を提供することを
目的とする。
本発明は、第1図に示したようなnビツトの入
力データをシフト量データで指定されたm(<
n)ビツトだけシフトしてnビツトの第1出力デ
ータ及びnビツトの第2出力データとを出力可能
なシフターと、シフト方向に応じて第1又は第2
の出力データのうちの一方を選択的に出力するた
めデータセレクタと、このデータセレクタによつ
て選択されなかつたデータを格納するnビツトの
一時レジスタとを備えたことを特徴とするもので
ある。
力データをシフト量データで指定されたm(<
n)ビツトだけシフトしてnビツトの第1出力デ
ータ及びnビツトの第2出力データとを出力可能
なシフターと、シフト方向に応じて第1又は第2
の出力データのうちの一方を選択的に出力するた
めデータセレクタと、このデータセレクタによつ
て選択されなかつたデータを格納するnビツトの
一時レジスタとを備えたことを特徴とするもので
ある。
第2図に本発明の一実施例を示す。
10はシフターであり、多数のデータセレクタ
DSが4段に縦続接続されている。シフトされる
n=8ビツトの入力データは入力線11から第1
段目のDS群へ供給される。入力データに対する
シフト量mは2進数のデータとして制御線12か
ら供給され、シフト方向は制御線13から供給さ
れる。ここでは左シフトの場合制御線13は
“1”となり、右シフトの場合に制御線13は
“0”となるものとする。シフター10は2n本の
データ出力線を有し、n本の出力線14は右シフ
トが指定された場合に選択され、入力データをm
ビツト右シフトしたデータが得られる。n本の出
力線15は左シフトが指定された場合に選択さ
れ、入力データをmビツト左シフトしたデータが
得られる。なお、各DSは第1図の右下に示すよ
うに、S=1のとき図示左入力を選択(C=a)
し、S=0のとき図示右入力を選択(C=b)す
るものである。
DSが4段に縦続接続されている。シフトされる
n=8ビツトの入力データは入力線11から第1
段目のDS群へ供給される。入力データに対する
シフト量mは2進数のデータとして制御線12か
ら供給され、シフト方向は制御線13から供給さ
れる。ここでは左シフトの場合制御線13は
“1”となり、右シフトの場合に制御線13は
“0”となるものとする。シフター10は2n本の
データ出力線を有し、n本の出力線14は右シフ
トが指定された場合に選択され、入力データをm
ビツト右シフトしたデータが得られる。n本の出
力線15は左シフトが指定された場合に選択さ
れ、入力データをmビツト左シフトしたデータが
得られる。なお、各DSは第1図の右下に示すよ
うに、S=1のとき図示左入力を選択(C=a)
し、S=0のとき図示右入力を選択(C=b)す
るものである。
20,21は夫々出力線14,15のいずれか
一方を選択するためのデータセレクタ(DS)で
ある。DS20,21は回路22によつて相補的
選択を行なう。すなわち、DS20が出力線14
を選択した場合にDS21は出力線15を選択す
る。逆にDS20が出力線15を選択した場合に
はDS21が出力線14を選択する。DS20の出
力はOR回路23の一入力となる。DS21の出力
はnビツトからなるQレジスタ24に供給され
る。Qレジスタ24はシフター10の1サイクル
に対応するクロツクに応答してDS21の出力を
格納する。このQレジスタ24の出力はOR回路
23の他入力となつている。Qレジスタ24は図
示しない機構によりその内容をクリアすることが
できる。Qレジスタ24がクリアされた状態で
は、OR回路23が得られる出力データは、入力
データをm(<8)ビツトシフトしたデータであ
る。すなわち、nビツトのデータのみをシフトす
る場合は、第1図と同様に、1サイクルでm(<
n)ビツトシフトされたデータが得られる。しか
しながら、Qレジスタ24の利用により倍長デー
タのシフトを高速化できる。
一方を選択するためのデータセレクタ(DS)で
ある。DS20,21は回路22によつて相補的
選択を行なう。すなわち、DS20が出力線14
を選択した場合にDS21は出力線15を選択す
る。逆にDS20が出力線15を選択した場合に
はDS21が出力線14を選択する。DS20の出
力はOR回路23の一入力となる。DS21の出力
はnビツトからなるQレジスタ24に供給され
る。Qレジスタ24はシフター10の1サイクル
に対応するクロツクに応答してDS21の出力を
格納する。このQレジスタ24の出力はOR回路
23の他入力となつている。Qレジスタ24は図
示しない機構によりその内容をクリアすることが
できる。Qレジスタ24がクリアされた状態で
は、OR回路23が得られる出力データは、入力
データをm(<8)ビツトシフトしたデータであ
る。すなわち、nビツトのデータのみをシフトす
る場合は、第1図と同様に、1サイクルでm(<
n)ビツトシフトされたデータが得られる。しか
しながら、Qレジスタ24の利用により倍長デー
タのシフトを高速化できる。
すなわち、本実施例で上記(例1)と同様に、
夫々nビツトのA,Bなるデータを連結してm
(<n)ビツト右シフトする場合は次2ステツプ
で実現できる。
夫々nビツトのA,Bなるデータを連結してm
(<n)ビツト右シフトする場合は次2ステツプ
で実現できる。
Aレジスタの内容を(本シフト回路で)mビ
ツト右へシフトし、その出力をAレジスタへ格
納する。
ツト右へシフトし、その出力をAレジスタへ格
納する。
Bレジスタの内容を(本シフト回路で)mビ
ツト右へシフトし、その出力をBレジスタへ格
納する。
ツト右へシフトし、その出力をBレジスタへ格
納する。
但し、ステツプの前にQレジスタ24はクリ
アされているものとする。上記ステツプでは、
図示しないAレジスタからデータAが出力線11
が与えられるとともに、制御線12にシフト数m
及び制御線13に“0”が与えられる。したがつ
て、DS20は出力線14を選択しデータAを右
へmビツトシフトしたデータがOR回路23に供
給される。一方Qレジスタ24はクリアされてい
るのでOR回路23の出力はデータAを右へmビ
ツトシフトしたデータそのものとなりこれをAレ
ジスタに格納すればよい。このときDS21は出
力線14を選択するのでステツプの結果Qレジ
スタ24にはデータAを左へn−mビツトシフト
したデータがセツトされたことになる。この状態
でステツプを行なうと、図示しないBレジスタ
のデータBが入力線11に与えられ、制御線1
2,13はステツプと同じ状態となる。したが
つてDS20は出力線14を選択しOR回路23に
データBを右へmビツトシフトしたデータ(した
がつて左側の(n−m)ビツトはall 0)を供給
する。このときQレジスタ24からは上記したデ
ータを左へn−mビツトシフトしたデータ(した
がつて右側のmビツトはall 0)が供給されてい
るので、OR回路23の出力データは左側(n−
m)ビツトがデータAのmビツト右シフトでレジ
スタAから追い出された部分かつ右側mビツトが
データBのmビツト右シフトで残された部分とな
り、これがBレジスタに格納されれば倍長シフト
が完了する。
アされているものとする。上記ステツプでは、
図示しないAレジスタからデータAが出力線11
が与えられるとともに、制御線12にシフト数m
及び制御線13に“0”が与えられる。したがつ
て、DS20は出力線14を選択しデータAを右
へmビツトシフトしたデータがOR回路23に供
給される。一方Qレジスタ24はクリアされてい
るのでOR回路23の出力はデータAを右へmビ
ツトシフトしたデータそのものとなりこれをAレ
ジスタに格納すればよい。このときDS21は出
力線14を選択するのでステツプの結果Qレジ
スタ24にはデータAを左へn−mビツトシフト
したデータがセツトされたことになる。この状態
でステツプを行なうと、図示しないBレジスタ
のデータBが入力線11に与えられ、制御線1
2,13はステツプと同じ状態となる。したが
つてDS20は出力線14を選択しOR回路23に
データBを右へmビツトシフトしたデータ(した
がつて左側の(n−m)ビツトはall 0)を供給
する。このときQレジスタ24からは上記したデ
ータを左へn−mビツトシフトしたデータ(した
がつて右側のmビツトはall 0)が供給されてい
るので、OR回路23の出力データは左側(n−
m)ビツトがデータAのmビツト右シフトでレジ
スタAから追い出された部分かつ右側mビツトが
データBのmビツト右シフトで残された部分とな
り、これがBレジスタに格納されれば倍長シフト
が完了する。
第3図は本発明の他の実施例を示すもので、第
2図に示す実施例の構成に加えて、DS20の出
力又はnビツト全てが0なるデータのいずれかを
選択するDS25及び、倍長指定又はローテイト
指定を行なうための回路26とが設けられる。ま
たn≦m<2nなるシフト量mを与えるように制
御線12も付加されている。
2図に示す実施例の構成に加えて、DS20の出
力又はnビツト全てが0なるデータのいずれかを
選択するDS25及び、倍長指定又はローテイト
指定を行なうための回路26とが設けられる。ま
たn≦m<2nなるシフト量mを与えるように制
御線12も付加されている。
本実施例によれば、上記(例2)のように、
夫々nビツトからなるデータA,Bを連結してm
(0≦m<2n)ビツトの右(左)シフトを行なう
場合には次の2ステツプで実現できる。なお、予
じめQレジスタ24はクリアされているものとす
る。
夫々nビツトからなるデータA,Bを連結してm
(0≦m<2n)ビツトの右(左)シフトを行なう
場合には次の2ステツプで実現できる。なお、予
じめQレジスタ24はクリアされているものとす
る。
データAを右(左)へmビツト倍長シフト
し、その出力をAレジスタへ格納する。
し、その出力をAレジスタへ格納する。
データBを右(左)へmビツト倍長シフト
し、その出力をBレジスタへ格納する。
し、その出力をBレジスタへ格納する。
また、上記(例3)のように、夫々nビツトか
らなるデータA,Bを連結してm(0≦m<
2n)ビツト右(左)ローテイトする場合には次
の3ステツプで実現できる。
らなるデータA,Bを連結してm(0≦m<
2n)ビツト右(左)ローテイトする場合には次
の3ステツプで実現できる。
データAを右(左)へmビツト倍長ローテイ
トし、出力をAレジスタへ格納する。
トし、出力をAレジスタへ格納する。
データBを右(左)へmビツト倍長ローテイ
トし、出力をAレジスタへ格納する。
トし、出力をAレジスタへ格納する。
Qレジスタの内容とAレジスタの内容との論
理和を求め、これをAレジスタへ格納する。
理和を求め、これをAレジスタへ格納する。
以上のように本発明によれば倍長のシフトやロ
ーテイトのステツプ数を減少し高速化できる。シ
フト量mがビツト数nより小さい(m<n)なら
ばK倍長のシフトが上記のステツプのK回繰り
返して実現できる。また1倍長のローテイトのス
テツプ数も減る。
ーテイトのステツプ数を減少し高速化できる。シ
フト量mがビツト数nより小さい(m<n)なら
ばK倍長のシフトが上記のステツプのK回繰り
返して実現できる。また1倍長のローテイトのス
テツプ数も減る。
なお、上記実施例では1サイクルでシフト可能
なシフターとしてデータセレクタを縦続接続した
ものを用いたがマトリクス形その他のシフターを
利用することもできる。
なシフターとしてデータセレクタを縦続接続した
ものを用いたがマトリクス形その他のシフターを
利用することもできる。
また第1データと第2データとが明確に分離す
るように入力データの入口に1段データセレクタ
を追加した(第1図に較べて)が、他の方法例え
ばシフターの出力側を工夫することによつても可
能である。
るように入力データの入口に1段データセレクタ
を追加した(第1図に較べて)が、他の方法例え
ばシフターの出力側を工夫することによつても可
能である。
第1図はシフターを説明する図、第2図は本発
明の一実施例を示す図、第3図は本発明の他の実
施例を示す図である。 10…シフター、20,21…データセレク
タ、23…OR回路、24…Qレジスタ。
明の一実施例を示す図、第3図は本発明の他の実
施例を示す図である。 10…シフター、20,21…データセレク
タ、23…OR回路、24…Qレジスタ。
Claims (1)
- 【特許請求の範囲】 1 nビツトからなる入力データを数ビツトのシ
フト量データで指定されたm(<n)ビツトだけ
シフトしてnビツトの第1出力データ及びnビツ
トの第2出力データとを出力可能なシフターと、 シフト方向に応じて前記第1又は第2の出力デ
ータのうちの一方を選択的に出力するためのデー
タセレクタと、 このデータセレクタによつて選択されなかつた
データを格納するnビツトの一時レジスタと、 前記データセレクタの出力と前記一時レジスタ
の内容との論理和を求める回路とを有することを
特徴とする多倍長データのシフト回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55124091A JPS5750049A (en) | 1980-09-09 | 1980-09-09 | Shifting circuit |
EP81106650A EP0047440B1 (en) | 1980-09-09 | 1981-08-26 | Shift circuit |
DE8181106650T DE3170846D1 (en) | 1980-09-09 | 1981-08-26 | Shift circuit |
US06/296,859 US4472788A (en) | 1980-09-09 | 1981-08-27 | Shift circuit having a plurality of cascade-connected data selectors |
CA000385404A CA1175154A (en) | 1980-09-09 | 1981-09-08 | Shift circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55124091A JPS5750049A (en) | 1980-09-09 | 1980-09-09 | Shifting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5750049A JPS5750049A (en) | 1982-03-24 |
JPS628817B2 true JPS628817B2 (ja) | 1987-02-25 |
Family
ID=14876697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55124091A Granted JPS5750049A (en) | 1980-09-09 | 1980-09-09 | Shifting circuit |
Country Status (5)
Country | Link |
---|---|
US (1) | US4472788A (ja) |
EP (1) | EP0047440B1 (ja) |
JP (1) | JPS5750049A (ja) |
CA (1) | CA1175154A (ja) |
DE (1) | DE3170846D1 (ja) |
Families Citing this family (60)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58184649A (ja) * | 1982-04-22 | 1983-10-28 | Toshiba Corp | シフト回路 |
JPS5995647A (ja) * | 1982-11-24 | 1984-06-01 | Nec Corp | 可変ビツト数シフタ |
US4583197A (en) * | 1983-06-30 | 1986-04-15 | International Business Machines Corporation | Multi-stage pass transistor shifter/rotator |
JPH0736149B2 (ja) * | 1984-02-10 | 1995-04-19 | 株式会社日立製作所 | シフトフラグ生成回路 |
JPS6132139A (ja) * | 1984-07-24 | 1986-02-14 | Nec Corp | 双方向バレルシフト回路 |
JPH0721757B2 (ja) * | 1984-12-19 | 1995-03-08 | 株式会社日立製作所 | 情報処理装置 |
US4984189A (en) * | 1985-04-03 | 1991-01-08 | Nec Corporation | Digital data processing circuit equipped with full bit string reverse control circuit and shifter to perform full or partial bit string reverse operation and data shift operation |
JPS62143130A (ja) * | 1985-12-17 | 1987-06-26 | Mitsubishi Electric Corp | 中央処理装置 |
US4797852A (en) * | 1986-02-03 | 1989-01-10 | Intel Corporation | Block shifter for graphics processor |
CA1265254A (en) * | 1986-02-24 | 1990-01-30 | Thomas Ralph Woodward | Programmably controlled shifting mechanism in a programmable unit having variable data path widths |
JPS63225822A (ja) * | 1986-08-11 | 1988-09-20 | Toshiba Corp | バレルシフタ |
US4782457A (en) * | 1986-08-18 | 1988-11-01 | Texas Instruments Incorporated | Barrel shifter using bit reversers and having automatic normalization |
US4905178A (en) * | 1986-09-19 | 1990-02-27 | Performance Semiconductor Corporation | Fast shifter method and structure |
JPS6382513A (ja) * | 1986-09-26 | 1988-04-13 | Toshiba Corp | バレルシフタ |
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- 1981-08-26 DE DE8181106650T patent/DE3170846D1/de not_active Expired
- 1981-08-27 US US06/296,859 patent/US4472788A/en not_active Expired - Fee Related
- 1981-09-08 CA CA000385404A patent/CA1175154A/en not_active Expired
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CA1175154A (en) | 1984-09-25 |
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