JPS628817B2 - - Google Patents

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JPS628817B2
JPS628817B2 JP55124091A JP12409180A JPS628817B2 JP S628817 B2 JPS628817 B2 JP S628817B2 JP 55124091 A JP55124091 A JP 55124091A JP 12409180 A JP12409180 A JP 12409180A JP S628817 B2 JPS628817 B2 JP S628817B2
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JP
Japan
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bits
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shift
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JP55124091A
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JPS5750049A (en
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Isamu Yamazaki
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Priority to CA000385404A priority patent/CA1175154A/en
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Publication of JPS628817B2 publication Critical patent/JPS628817B2/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices

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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 本発明はデータのシフトを高速に行なうことが
できるシフト回路に関する。
従来、データのシフトにはシフトレジスタが一
般に利用されてきたが、通常のシフトレジスタは
１サイクルで１ビツトのシフトを行なうものであ
るため、例えばｍビツトのシフトにはｍサイクル
を必要としていた。これに対し、データのシフト
を高速に行なうシフターを備えた計算機が開発さ
れている。例えば第１図はｎ（＝８）ビツトの入
力データに対しｍ（＜ｎ）ビツトまでのシフトを
１サイクルで行なうシフターを示し、多数のデー
タセレクタ（DS）を継続接続してなるものであ
る。入力線１から８ビツトのデータを供給し、制
御線２にシフト量ｍを指定する３ビツトのデータ
及び制御線３に右シフトか左シフトかを指定する
データを与えることによつて、右シフトの場合に
は出力線４にｍビツト右シフトされたデータが１
サイクルで得られ、また左シフトの場合には出力
線５にｍビツト左シフトされたデータが１サイク
ルで得られる。
しかしながら、このようなシフターを用いても
多倍長データ（2nビツト、3nビツト、…）のｍ
ビツトシフトは次に示すように大変であつた。
例 １ 夫々ｎビツトのＡ，Ｂなるデータを連結してｍ
（＜ｎ）ビツト右シフトする場合 なお、データＡ，Ｂは夫々計算機のＡレジス
タ、Ｂレジスタに格納されており、更に別のＣレ
ジスタも用いられる。
Ｂレジスタの内容をシフターによりｍビツト
右へシフトしてＢレジスタへ格納する（Ｂレジ
スタの左ｍビツトはすべて０となる）。
ｎ−ｍをｌとする。
Ａレジスタの内容をシフターによりｌビツト
左へシフトして、Ｃレジスタにしまう。
Ｃレジスタの内容とＢレジスタの内容との論
理和を求める演算を実行してその結果をＢレジ
スタに格納する。
Ａレジスタの内容をシフターによりｍビツト
右へシフトしてＡレジスタへ格納する（終
り）。
このようにｎビツトデータは１サイクルでシフ
トが完了するにもかかわらず、2nビツトのデー
タは５サイクルを要する。
例 ２ 夫々ｎビツトのＡ，Ｂなるデータを連結してｍ
（０≦ｍ＜2n）ビツトの右シフトを行なう場合 ｍ＜ｎならステツプへ、ｍ≧ｎならばステ
ツプへ行く。
〓 （例１）に同じ ｍ−ｎをＫとする。
ＡをＫビツト右シフトしてＢレジスタに格納
する。
Ａレジスタに０を格納する。（終り）。
この場合には、ｍ＜ｎで６ステツプ、ｍ≧ｎで
４ステツプを必要とする。
例 ３ データＡ，Ｂを連結してｍ（０≦ｍ＜2n）ビ
ツト右ローテイトを行なう場合 ｍ＜ｎならば０ステツプへ、ｍ≧ｎならば
ステツプへ行く。
ｍ←ｍ−ｎとする。
Ｃ←Ｂ Ｂ←Ａ ＡとＢの入れかえ Ａ←Ｃ ｎ−ｍ＝ｌとする。
Ｂをｌビツト左シフトし、Ｃレジスタへ格納
する。
Ｂをｍビツト右シフトし、Ｂレジスタへ格納
する。
Ａをｌビツト左シフトし、Ｄレジスタへ格納
する。
Ｄ及びＢレジスタの内容の論理和をＢレジス
タへ格納する。
Ａをｍビツト右シフトし、Ａレジスタへ格納
する。
Ｃ及びＡレジスタの内容の論理和をＡレジス
タへ格納する（終り）。
この例ではシフターを利用するメリツトがほと
んどなくなつてしまう。
本発明は上記事情に鑑みて、多倍長データのシ
フトを高速化できるシフト回路を提供することを
目的とする。
本発明は、第１図に示したようなｎビツトの入
力データをシフト量データで指定されたｍ（＜
ｎ）ビツトだけシフトしてｎビツトの第１出力デ
ータ及びｎビツトの第２出力データとを出力可能
なシフターと、シフト方向に応じて第１又は第２
の出力データのうちの一方を選択的に出力するた
めデータセレクタと、このデータセレクタによつ
て選択されなかつたデータを格納するｎビツトの
一時レジスタとを備えたことを特徴とするもので
ある。
第２図に本発明の一実施例を示す。
１０はシフターであり、多数のデータセレクタ
DSが４段に縦続接続されている。シフトされる
ｎ＝８ビツトの入力データは入力線１１から第１
段目のDS群へ供給される。入力データに対する
シフト量ｍは２進数のデータとして制御線１２か
ら供給され、シフト方向は制御線１３から供給さ
れる。ここでは左シフトの場合制御線１３は
“１”となり、右シフトの場合に制御線１３は
“０”となるものとする。シフター１０は2n本の
データ出力線を有し、ｎ本の出力線１４は右シフ
トが指定された場合に選択され、入力データをｍ
ビツト右シフトしたデータが得られる。ｎ本の出
力線１５は左シフトが指定された場合に選択さ
れ、入力データをｍビツト左シフトしたデータが
得られる。なお、各DSは第１図の右下に示すよ
うに、Ｓ＝１のとき図示左入力を選択（Ｃ＝ａ）
し、Ｓ＝０のとき図示右入力を選択（Ｃ＝ｂ）す
るものである。
２０，２１は夫々出力線１４，１５のいずれか
一方を選択するためのデータセレクタ（DS）で
ある。DS２０，２１は回路２２によつて相補的
選択を行なう。すなわち、DS２０が出力線１４
を選択した場合にDS２１は出力線１５を選択す
る。逆にDS２０が出力線１５を選択した場合に
はDS２１が出力線１４を選択する。DS２０の出
力はOR回路２３の一入力となる。DS２１の出力
はｎビツトからなるＱレジスタ２４に供給され
る。Ｑレジスタ２４はシフター１０の１サイクル
に対応するクロツクに応答してDS２１の出力を
格納する。このＱレジスタ２４の出力はOR回路
２３の他入力となつている。Ｑレジスタ２４は図
示しない機構によりその内容をクリアすることが
できる。Ｑレジスタ２４がクリアされた状態で
は、OR回路２３が得られる出力データは、入力
データをｍ（＜８）ビツトシフトしたデータであ
る。すなわち、ｎビツトのデータのみをシフトす
る場合は、第１図と同様に、１サイクルでｍ（＜
ｎ）ビツトシフトされたデータが得られる。しか
しながら、Ｑレジスタ２４の利用により倍長デー
タのシフトを高速化できる。
すなわち、本実施例で上記（例１）と同様に、
夫々ｎビツトのＡ，Ｂなるデータを連結してｍ
（＜ｎ）ビツト右シフトする場合は次２ステツプ
で実現できる。
Ａレジスタの内容を（本シフト回路で）ｍビ
ツト右へシフトし、その出力をＡレジスタへ格
納する。
Ｂレジスタの内容を（本シフト回路で）ｍビ
ツト右へシフトし、その出力をＢレジスタへ格
納する。
但し、ステツプの前にＱレジスタ２４はクリ
アされているものとする。上記ステツプでは、
図示しないＡレジスタからデータＡが出力線１１
が与えられるとともに、制御線１２にシフト数ｍ
及び制御線１３に“０”が与えられる。したがつ
て、DS２０は出力線１４を選択しデータＡを右
へｍビツトシフトしたデータがOR回路２３に供
給される。一方Ｑレジスタ２４はクリアされてい
るのでOR回路２３の出力はデータＡを右へｍビ
ツトシフトしたデータそのものとなりこれをＡレ
ジスタに格納すればよい。このときDS２１は出
力線１４を選択するのでステツプの結果Ｑレジ
スタ２４にはデータＡを左へｎ−ｍビツトシフト
したデータがセツトされたことになる。この状態
でステツプを行なうと、図示しないＢレジスタ
のデータＢが入力線１１に与えられ、制御線１
２，１３はステツプと同じ状態となる。したが
つてDS２０は出力線１４を選択しOR回路２３に
データＢを右へｍビツトシフトしたデータ（した
がつて左側の（ｎ−ｍ）ビツトはall ０）を供給
する。このときＱレジスタ２４からは上記したデ
ータを左へｎ−ｍビツトシフトしたデータ（した
がつて右側のｍビツトはall ０）が供給されてい
るので、OR回路２３の出力データは左側（ｎ−
ｍ）ビツトがデータＡのｍビツト右シフトでレジ
スタＡから追い出された部分かつ右側ｍビツトが
データＢのｍビツト右シフトで残された部分とな
り、これがＢレジスタに格納されれば倍長シフト
が完了する。
第３図は本発明の他の実施例を示すもので、第
２図に示す実施例の構成に加えて、DS２０の出
力又はｎビツト全てが０なるデータのいずれかを
選択するDS２５及び、倍長指定又はローテイト
指定を行なうための回路２６とが設けられる。ま
たｎ≦ｍ＜2nなるシフト量ｍを与えるように制
御線１２も付加されている。
本実施例によれば、上記（例２）のように、
夫々ｎビツトからなるデータＡ，Ｂを連結してｍ
（０≦ｍ＜2n）ビツトの右（左）シフトを行なう
場合には次の２ステツプで実現できる。なお、予
じめＱレジスタ２４はクリアされているものとす
る。
データＡを右（左）へｍビツト倍長シフト
し、その出力をＡレジスタへ格納する。
データＢを右（左）へｍビツト倍長シフト
し、その出力をＢレジスタへ格納する。
また、上記（例３）のように、夫々ｎビツトか
らなるデータＡ，Ｂを連結してｍ（０≦ｍ＜
2n）ビツト右（左）ローテイトする場合には次
の３ステツプで実現できる。
データＡを右（左）へｍビツト倍長ローテイ
トし、出力をＡレジスタへ格納する。
データＢを右（左）へｍビツト倍長ローテイ
トし、出力をＡレジスタへ格納する。
Ｑレジスタの内容とＡレジスタの内容との論
理和を求め、これをＡレジスタへ格納する。
以上のように本発明によれば倍長のシフトやロ
ーテイトのステツプ数を減少し高速化できる。シ
フト量ｍがビツト数ｎより小さい（ｍ＜ｎ）なら
ばＫ倍長のシフトが上記のステツプのＫ回繰り
返して実現できる。また１倍長のローテイトのス
テツプ数も減る。
なお、上記実施例では１サイクルでシフト可能
なシフターとしてデータセレクタを縦続接続した
ものを用いたがマトリクス形その他のシフターを
利用することもできる。
また第１データと第２データとが明確に分離す
るように入力データの入口に１段データセレクタ
を追加した（第１図に較べて）が、他の方法例え
ばシフターの出力側を工夫することによつても可
能である。
【図面の簡単な説明】
第１図はシフターを説明する図、第２図は本発
明の一実施例を示す図、第３図は本発明の他の実
施例を示す図である。 １０…シフター、２０，２１…データセレク
タ、２３…OR回路、２４…Ｑレジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ ｎビツトからなる入力データを数ビツトのシ
    フト量データで指定されたｍ（＜ｎ）ビツトだけ
    シフトしてｎビツトの第１出力データ及びｎビツ
    トの第２出力データとを出力可能なシフターと、 シフト方向に応じて前記第１又は第２の出力デ
    ータのうちの一方を選択的に出力するためのデー
    タセレクタと、 このデータセレクタによつて選択されなかつた
    データを格納するｎビツトの一時レジスタと、 前記データセレクタの出力と前記一時レジスタ
    の内容との論理和を求める回路とを有することを
    特徴とする多倍長データのシフト回路。
JP55124091A 1980-09-09 1980-09-09 Shifting circuit Granted JPS5750049A (en)

Priority Applications (5)

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JP55124091A JPS5750049A (en) 1980-09-09 1980-09-09 Shifting circuit
EP81106650A EP0047440B1 (en) 1980-09-09 1981-08-26 Shift circuit
DE8181106650T DE3170846D1 (en) 1980-09-09 1981-08-26 Shift circuit
US06/296,859 US4472788A (en) 1980-09-09 1981-08-27 Shift circuit having a plurality of cascade-connected data selectors
CA000385404A CA1175154A (en) 1980-09-09 1981-09-08 Shift circuit

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JPS5750049A JPS5750049A (en) 1982-03-24
JPS628817B2 true JPS628817B2 (ja) 1987-02-25

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EP (1) EP0047440B1 (ja)
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CA (1) CA1175154A (ja)
DE (1) DE3170846D1 (ja)

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