JPS63121922A

JPS63121922A - バレルシフト回路

Info

Publication number: JPS63121922A
Application number: JP61267552A
Authority: JP
Inventors: Kazumi Kubota; 窪田　一実; Shigeo Tsujioka; 辻岡　重夫; Hiromichi Enomoto; 博道榎本; Toshihiko Ogura; 敏彦小倉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-11-12
Filing date: 1986-11-12
Publication date: 1988-05-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はビットマツプ表示装置に係り、特に表示画面上
の図形を別位置に複写・移動する際の表示メモリ制御に
好適なバレルシフト回路に関する。

〔従来の技術〕

従来のビットマツプ表示装置では、ワードを単位として
構成したビットマツプメモリ上の図形データをビット単
位にずれた位置に複写・移動するタメ、ＮＥＣｒＰＣ−
１００？／ニカルマニエアル」第５−５頁に示されるよ
うなバレルシフト回路を備えている。これはビットマツ
プメモリから読み出した１ワードのデータを指定したビ
ット数だけシフトし、シフト結果を再びビットマツプメ
モリに書き込み、図形データをビット単位に移動する際
に使用するものである。バレルシフト回路は１７−ドの
データを入力すると、予め設定したビット数のシフト処
理を行ったデータを出力するので、バレルシフト回路の
出力をビットマツプメモリに書き込むことにより、１ワ
ードの中での各ビットの位置をシフトすることができる
。しかしながら、１ワードを越える面積を持つ図形デー
タを移動する場合については配慮されていなかった。

〔発明が解決しようとする問題点〕

上記従来技術は、複数ワードにまたがるデータのシフト
処理についての配慮がされておらず、シフトによって生
ずる空きビットに対しては、有効なデータが反映されな
いという問題があった。

本発明の目的は、この問題を解決し、複数ワードにまた
がるデータをシフトする場合、シフトにより生ずる空き
ビットには隣接するワードのビットを反映して、連続ワ
ードのシフトを可能とするバレルシフト回路を提供する
ことにある。

〔問題点を解決するための手段〕

上記目的は、バレルシフト回路の入力として、互に隣接
する２ワードのデータを与え、２ワ一ド分のシフト処理
を行った後、実際にメモリに書き込む必要のある１ワ一
ド分のデータを抽出することにより達成される。

〔作用〕

本発明のバレルシフト回路は、第１ワードをシフトする
第１のバレルシフト回路と、＠２ワードをシフトする第
２のバレルシフト回路とから成る。

第１のバレルシフト回路は、与えられたシフ）ビット数
に応じて、第１の入力ワードの中から出力ワードの各ビ
ットに対応するビットを選び出し、これを出力とする。

この際、シフト方向が左の場合には出力ワードの右側、
シフト方向が右の場合には出力ワードの左側に、入力ビ
ツトと対応しない空きビットが発生する。従来のバレル
シフト回路では、この空きビットに対して、シフト処理
により入力ワードからあふれ出すど、ットを対応させ、
ビット回転、或いはローティトと呼ばれる処理な実現し
ていた。これに対し、本発明では、空きビットに対応さ
せるための入力を第２ワードから取り出すために設けた
第２０バレルシフト回路を偏見、コの第２０バレルシフ
ト回路のシフト処理によって第２の入力ワードからあふ
れ出したビットを第１０バレルシフト回路のシフト処理
で発生した空きビットに対応させる。この結果、第１．
第２の入力ワードの中から、シフト処理によって任意の
連続する１ワ一ド分のビットを選択し、出力１ワードと
することができる。

〔実施例〕

以下、本発明の実施例を図を用いて詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図において、１は第１の入力ワードをシフトスる第１
０バレルシフト回路、２は第２の入力ワードをシフトす
る第２のバレルシ”アト回路、３はシフトするビット量
を２進値としてバレルシフト回路に与えるデコーダ、１
０〜１７はバレルシフト回路１を構成するセレクタ、２
０はバレルシフト回路２を構成するセレクタである。

なお、以下では簡単のため、１ワードを４ビツト、バレ
ルシフト回路は図の左方向として説明するが、他のワー
ド構成、或いは右シフトの場合にも同様の議論が成り立
つことは明らかである。

第１図において、セレクタ１０〜１７及び２０は、切換
端子Ｓの入力値が論理値゛０″のとき、入力端子への信
号を出力端子Ｙに接続し、切換端子Ｓの入力値が論理値
゛１”のとき入力端子Ｂの信号を出力端子Ｙに接続する
ものとする。なお、このような機能を持ツＴＴＬ　２子
トシテ、日立裂標ｍＴＴＬ、　７４ＬＳ１５７または７
４Ｌ８２５７　、及び相当品などを使用することができ
る。

第１図において、デコーダ３はバレルシフト回路１及び
２にシフトするビット数を与える。１ワードを４ビツト
とすると、シフトするビット数としては、Ｑ、　１．２
．３ビツトが有効であり、デコーダ３は、これを２進値
の信号２ビツトとしてバレルシフト回路ｔ２に供給する
。すなわち、シフトするピッ゛ト数が００とき、ｂｌ＝
０．　ｂＯ＝０．１のときｂｊ＝Ｑ、ｂＱ＝１．２のと
きｂ１＝１．　ｂＯ＝０．５のときｂ１＝１．ｂＯ＝１
　となる。セレクタ１４〜１７及び２０はデコーダ５か
ら与えられる信号ｂ１を切換端子Ｓに入力するため、ｂ
１＝０のとき入力端子Ａを、ｂ１＝１のとき入力端子Ｂ
を出力端子Ｙに接続する。第１及び第２の入力ワードは
、セレクタ１４〜１７及び２０によりて、ｂ１＝ｏのと
き０ビツト、　ｂｌ−Ｊのとき２ビツト左にシフトされ
る。同様にセレクタ１４〜１７及び２０の出力信号は、
セレクタ１０〜ＬＩＣよって、ｂＯ＝０のとき０ビツト
、ｂ１＝１のとき１ビツト左にシフトされ、結果として
、セレクタ１４〜１７及び２０と、セレクタ１０〜１３
のシフト量が積算されてｏ、ｔ２．３ビツトのシフトが
可能となる。バレルシフト回路１の左シフト動作によっ
て、第１の入力ワードの右備には、本来、空きビットが
発生するが、本実施例においては、空きビットの発生す
る部分に第２の入力ワード及びバレルシフト回路２の出
力が接続されているため、第１．第２の入力ワードＫま
たがりてシフト処理を行うことができる。また、バレル
シフト回路１及びデコーダ５は、従来のバレルシフト回
路と同一の構成であり、本発明を実施するに当たって必
要となる追加回路は、バレルシフト回路２だけである。

第１図実施例においては、バレルシフト回路２を構成す
るのはセレクタ２０のみであり、本発明は安価に実施で
きる。

一般に１ワードを２ｎビツトとすると、バレルシフト回
路１を構成するためには、ｎ　Ｘ　２”個のセレクタが
必要である。これに対し、バレルシフト回路２を構成す
るためには（２”−ｎ−１）個のセレクタが必要となる
。両者の比率を較べると、例えばｎ＝５のとき、２４：
４．ｎ＝４のとき、６４：１１．　ｎ＝５のとき１（５
０：２６となり、バレルシフト回路２の追加による部品
の増加は少ない。

第２図は本発明の他の実施例を示すブロック図である。

第２図中、第１内と同一の回路部分には同一番号を付し
である。第２図において、４はバレルシフト回路１２に
与える入力ワードを切換える入力切換回路、４０〜４２
は入力切換え回路４を構成するセレクタである。第２図
において、バレルシフト回路１２及びデコーダ３０回路
動作は、第１図実施例と全く同一である。入力切換回路
４はバレルシフト回路１．２に与える２ワードの入力ワ
ードの一方に対して、第１または第２の入力ワードを切
換えて供給する。入力切換回路４が第２の入力ワードを
選択し、出力端子Ｙに接続している場合には、第２図実
施例の回路動作は全体として第１図実施例と全く同一に
なる。入力切換回路４が第１の入力ワードを選択してい
る場合には、バレルシフト回路ｔ２に入力される２７−
ドのデータは双方とも第１の入力ワードとなる。この結
果、バレルシフト回路１のシフト動作によって生じる空
きビットには、バレルシフト回路２によって、第１の入
力ワードからあふれ出したビットが補われ、出力ワード
は第１の入力ワードをローティトしたものとなる。以上
に述べたように、第２図実施例では、第１．第２の入力
ワード忙またがるシフト処理に加え、第１の入力ワード
内でのローティト処理を行うことができる。

第２図実施例では、セレクタ１４〜１７及び２００Å力
端子Ｂ（ＩＩに入力切換回路４を接続しているが、入力
切換回路４を入力端子Ａ側に接続しても同様の効果が得
られることは明らかである。また、入力端子Ａ、Ｂの双
方に対して、入力切換回路を設けると、第１．第２の入
力ワードの隣接関係を切り換えて使用することができる
。

〔発明の効果〕

以上に述べたように１本発明によれば、２ワードＫまた
がって入力データをビット単位にシフト　　゛し、任意
のビット位置から始まる１ワ一ド分のビット列を抽出す
ることができるので、ビットマツプメモリ上の図形デー
タを高速・効率的に複写・移動することができるという
効果がある。また、本発明を実施するために必要となる
回路規模の増加は少な（、安価に実施することができる
。特に本発明は単一の素子の集積により実現できるため
、ＬＳＩ化にも好適であり、−層の回路規模の削減、経
費の低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の一笑確例を示すブロック図、第２図は
本発明の他の実施例を示すブロック図である。１・・・バレルシフト回路、２・・・バレルシフドロ路
、３・・・デコーダ、４・・・入力切換回路。晃ｌ　圀晃／Ａ入力フード　　　　　　　　　　名２（７１入カ
ワード晃２０

Claims

【特許請求の範囲】１、所定の重み付けを持つ２値論理信号を入力とし、こ
れを各信号の重み付けに従って、左、または右に指定ビ
ット数シフトして出力するバレルシフト回路において、
出力する１語分の論理信号のビット数に対して、第１語
及び第２語の論理信号を同時に入力し、前記第１語の論
理信号を左、または右にシフトする際に生ずる空きビッ
トに対して、前記第２語の論理信号を前記第１語のシフ
トと同方向にシフトする際にあふれ出すビット信号を補
って１語分のシフト出力とすることを特徴とするバレル
シフト回路。２、前記第１語、第２語の論理信号を入力する端子の少
なくとも一方に選択回路を設け、前記選択回路は前記第
１語及び第２語の論理信号を入力し、第１語、或いは第
２語の論理信号を切り換えて前記バレルシフト回路の入
力信号とするように構成したことを特徴とする特許請求
の範囲第１項記載のバレルシフト回路。