JPS63197371A - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
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- JPS63197371A JPS63197371A JP62030052A JP3005287A JPS63197371A JP S63197371 A JPS63197371 A JP S63197371A JP 62030052 A JP62030052 A JP 62030052A JP 3005287 A JP3005287 A JP 3005287A JP S63197371 A JPS63197371 A JP S63197371A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
実施例の模式図(第1図)
実施例の製造工程断面図(第2図)
他の実施例の模式図(第3図)
発明の効果
〔概 要〕
半導体基板に形成した第1の溝(トレンチ)にトレンチ
内面に沿ったリング状ゲートを有するMIs)ランジス
タを配設し、その直下部に形成した第2の溝に該トラン
ジスタと直列に接続するトレンチキャパシタを形成し、
且つトレンチキャパシタの対向電極をリング状ゲートの
中空部を介して基板上面に導出した構造を有し、1ビツ
トのセル占有面積を1素子分に縮小して高集積化を図る
と共に、MISトランジスタのチャネル長を深さ方向に
拡大してショートチャネル効果の回避を図り、更に対向
電極を基板表面に導出することによってキャパシタ電位
の低減を可能にして信幀度の向上を図ったDRAMセル
。
内面に沿ったリング状ゲートを有するMIs)ランジス
タを配設し、その直下部に形成した第2の溝に該トラン
ジスタと直列に接続するトレンチキャパシタを形成し、
且つトレンチキャパシタの対向電極をリング状ゲートの
中空部を介して基板上面に導出した構造を有し、1ビツ
トのセル占有面積を1素子分に縮小して高集積化を図る
と共に、MISトランジスタのチャネル長を深さ方向に
拡大してショートチャネル効果の回避を図り、更に対向
電極を基板表面に導出することによってキャパシタ電位
の低減を可能にして信幀度の向上を図ったDRAMセル
。
本発明はダイナミックランダムアクセスメモリ(DRA
M)に係り、特に高密度高集積化するのに有利なりRA
Mセルの構造に関する。
M)に係り、特に高密度高集積化するのに有利なりRA
Mセルの構造に関する。
記憶容量の大規模化によりDRAMの高密度高集積化の
傾向は著しく、これに伴って大幅なセル面積の縮小が要
望されるが、その際、3g D RA Mセルに具備せ
しめられるMIS)ランジスタも極度に縮小されてショ
ートチャネル効果によるセル情報の破壊の問題が生じて
おり、その対策が要望される。
傾向は著しく、これに伴って大幅なセル面積の縮小が要
望されるが、その際、3g D RA Mセルに具備せ
しめられるMIS)ランジスタも極度に縮小されてショ
ートチャネル効果によるセル情報の破壊の問題が生じて
おり、その対策が要望される。
第4図は従来の溝型キャパシタを有するDRAMセルの
要部を示す模式側断面図で、図中、51は例えばp型シ
リコン(St)基板、52は素子間を分離するフィール
ド酸化膜、53は溝(トレンチ)、54はn゛型重電荷
蓄積領域55は誘電体層、56は対向電極(セルプレー
1−)、57はゲート絶縁層、58はワード線(ゲート
電極)、59は第1のn+型ソース/ドレイン(S/D
)領域、60は第2のn°型S/D領域、61は層間絶
縁膜、62はビット線、H−Trは横型のMISI−ラ
ンジスタ、TCは溝型(トレンチ)キャパシタを示す。
要部を示す模式側断面図で、図中、51は例えばp型シ
リコン(St)基板、52は素子間を分離するフィール
ド酸化膜、53は溝(トレンチ)、54はn゛型重電荷
蓄積領域55は誘電体層、56は対向電極(セルプレー
1−)、57はゲート絶縁層、58はワード線(ゲート
電極)、59は第1のn+型ソース/ドレイン(S/D
)領域、60は第2のn°型S/D領域、61は層間絶
縁膜、62はビット線、H−Trは横型のMISI−ラ
ンジスタ、TCは溝型(トレンチ)キャパシタを示す。
同図に示すように従来の溝型キャパシタを有するDRA
Mセル(以後トレンチキャパシタセルと略称する)は横
型の電荷転送用MISトランジスタ(H−Tr)とトレ
ンチ型の蓄積キャパシタ(TC)とが直列に接続された
構成を有していた。
Mセル(以後トレンチキャパシタセルと略称する)は横
型の電荷転送用MISトランジスタ(H−Tr)とトレ
ンチ型の蓄積キャパシタ(TC)とが直列に接続された
構成を有していた。
そして上記従来のトレンチキャパシタセルにおいては、
一般にトレンチキャパシタ(TC)を作った後に、マス
ク合わせ工程によってMIS)ランジスタ(H−Tr)
が形成されるので、キャパシタ(TC)とトランジスタ
(H−Tr)との間に位置合わせ余裕をとる必要があっ
てセル面積を十分に小型にすることが困難であった。
一般にトレンチキャパシタ(TC)を作った後に、マス
ク合わせ工程によってMIS)ランジスタ(H−Tr)
が形成されるので、キャパシタ(TC)とトランジスタ
(H−Tr)との間に位置合わせ余裕をとる必要があっ
てセル面積を十分に小型にすることが困難であった。
また仮に、第5図(第4図と同一符号を用いる)に示す
ように、トランジスタ(H−Tr)を作った後にトラン
ジスタ(H−Tr)のゲート電極(ワード線)58にセ
ルファライン的にトレンチキャパシタ(TC)を作った
としても、トランジスタ(H−Tr)の一方のS/D領
域例えば第2のS/D領域60がトレンチキャパシタT
Cの側面電極例えば電荷蓄積領域54となるので、実質
的に深いS/Del域を持ったトランジスタとなってし
まい、短チヤネル効果が顕著に出て、ソース−ドレイン
間即ち第1のS/D領域59と第2のS/D領域60間
に矢視のようなパンチスルーリーク電流I;が流れセル
としての性能が損なわれるという問題が生ずる。
ように、トランジスタ(H−Tr)を作った後にトラン
ジスタ(H−Tr)のゲート電極(ワード線)58にセ
ルファライン的にトレンチキャパシタ(TC)を作った
としても、トランジスタ(H−Tr)の一方のS/D領
域例えば第2のS/D領域60がトレンチキャパシタT
Cの側面電極例えば電荷蓄積領域54となるので、実質
的に深いS/Del域を持ったトランジスタとなってし
まい、短チヤネル効果が顕著に出て、ソース−ドレイン
間即ち第1のS/D領域59と第2のS/D領域60間
に矢視のようなパンチスルーリーク電流I;が流れセル
としての性能が損なわれるという問題が生ずる。
以上の点で従来のトレンチキャパシタセル構造において
は小型化に限界を生ずるため、記憶情報規模が例えば1
6メガビツト以上に大幅に拡大され、セルトランジスタ
のチャネル長も0.5μm以下に縮小されると推定され
る大規模のDRAMを上記従来構造によって形成するこ
とは極めて困難になる。
は小型化に限界を生ずるため、記憶情報規模が例えば1
6メガビツト以上に大幅に拡大され、セルトランジスタ
のチャネル長も0.5μm以下に縮小されると推定され
る大規模のDRAMを上記従来構造によって形成するこ
とは極めて困難になる。
本発明が解決しようとする問題点は、従来のトレンチキ
ャパシタセルにおいてキャパシタとトランジスタの位置
合わせ余裕が必要なこと、及び短チヤネル効果の顕現等
によって、セル面積の縮小を十分になし得なかったこと
である。
ャパシタセルにおいてキャパシタとトランジスタの位置
合わせ余裕が必要なこと、及び短チヤネル効果の顕現等
によって、セル面積の縮小を十分になし得なかったこと
である。
上記問題点は、半導体基板の主面から内部に向かって形
成された第1の溝の側面上に該側面に沿ってリング状に
MIS構造のゲート電極が配設され、該リング状ゲート
電極の中空部の下部の該第1の溝の底部に形成された基
板内部に向かう第2の溝の側面及び底面部が蓄積キャパ
シタの電荷蓄積領域とされ、該第2の溝内に誘電体層を
介して埋込まれる該蓄積キャパシタの対向電極が該ゲー
ト電極の中空部を介して基板上に導出された構造を有し
てなる本発明によるDRAMによって解決される。
成された第1の溝の側面上に該側面に沿ってリング状に
MIS構造のゲート電極が配設され、該リング状ゲート
電極の中空部の下部の該第1の溝の底部に形成された基
板内部に向かう第2の溝の側面及び底面部が蓄積キャパ
シタの電荷蓄積領域とされ、該第2の溝内に誘電体層を
介して埋込まれる該蓄積キャパシタの対向電極が該ゲー
ト電極の中空部を介して基板上に導出された構造を有し
てなる本発明によるDRAMによって解決される。
即ち本発明に係るトレンチキャパシタセルにおいては、
電荷転送用のMISI−ランジスタが、半導体基板面に
その内部に向かって掘り込まれた第1の溝の側面部に該
第1の溝の側面に沿ったリング状のゲート電極を有する
リング状の縦型のトランジスタとして形成されるので、
トランジスタの平面積の拡大を伴わずに深さ方向にチャ
ネル長を拡大することが可能になり、平面積縮小に伴う
短チヤネル効果の発生が防止できる。また、蓄積キャパ
シタが上記第1の溝の底面に基板内部に向かって掘り込
まれた電荷転送用トランジスタの下部の第2の溝の側面
部に形成されるので、電荷転送用トランジスタ分の平面
積内に該トランジスタと蓄積キャパシタとを収容するこ
とが可能になってセル面積の大幅な縮小が図れる。更に
また、第2の溝内に埋込まれる蓄積キャパシタの対向電
極となるセルプレートが、電荷転送用トランジスタのゲ
ート電極の中空部を介して基板上に導出されるので、セ
ルプレートに信号レベルの中間電位をバイアスすること
が可能になって、誘電体膜の劣化が防止され信輔性が向
上する。
電荷転送用のMISI−ランジスタが、半導体基板面に
その内部に向かって掘り込まれた第1の溝の側面部に該
第1の溝の側面に沿ったリング状のゲート電極を有する
リング状の縦型のトランジスタとして形成されるので、
トランジスタの平面積の拡大を伴わずに深さ方向にチャ
ネル長を拡大することが可能になり、平面積縮小に伴う
短チヤネル効果の発生が防止できる。また、蓄積キャパ
シタが上記第1の溝の底面に基板内部に向かって掘り込
まれた電荷転送用トランジスタの下部の第2の溝の側面
部に形成されるので、電荷転送用トランジスタ分の平面
積内に該トランジスタと蓄積キャパシタとを収容するこ
とが可能になってセル面積の大幅な縮小が図れる。更に
また、第2の溝内に埋込まれる蓄積キャパシタの対向電
極となるセルプレートが、電荷転送用トランジスタのゲ
ート電極の中空部を介して基板上に導出されるので、セ
ルプレートに信号レベルの中間電位をバイアスすること
が可能になって、誘電体膜の劣化が防止され信輔性が向
上する。
以下本発明を、図示実施例により具体的に説明する。
第1図は本発明の一実施例を模式的に示す平面図(a)
及びA−A矢視断面図(b)、第2図(a) 〜(h)
は同実施例の製造方法の工程断面図、第3図は他の実施
例を模式的に示す平面図(a)及びA−A矢視断面図(
b)である。
及びA−A矢視断面図(b)、第2図(a) 〜(h)
は同実施例の製造方法の工程断面図、第3図は他の実施
例を模式的に示す平面図(a)及びA−A矢視断面図(
b)である。
全図を通じ同一対象物は同一符合で示す。
本発明の一実施例を示す第1図において、1はp型St
基板、2はアイソレーション用フィールド領域、3は第
1の溝、4はゲート酸化膜、5GはポリSt転送ゲート
、6は熱酸化による第1の二酸化シリコン(Sint)
層、9は第2のSi02層、10は第2の溝、11はp
゛型バリア領域、12は電荷転送用トランジスタの第2
のS/D領域を兼ねる蓄積キャパシタのn゛型電荷蓄積
領域、13は誘電体層、14は蓄積キャパシタの対向電
極であるセルプレート、16は電荷転送用トランジスタ
の第1のn゛型 S/D Si域、17はコンタクトホ
ール、18Aはセルプレート配線、18Bはワード線、
19は眉間絶縁層、20はコンタクトホール、21はビ
ット線、V−Trは縦型の電荷転送用トランジスタ、T
Cは溝型の蓄積キャパシタを示す。
基板、2はアイソレーション用フィールド領域、3は第
1の溝、4はゲート酸化膜、5GはポリSt転送ゲート
、6は熱酸化による第1の二酸化シリコン(Sint)
層、9は第2のSi02層、10は第2の溝、11はp
゛型バリア領域、12は電荷転送用トランジスタの第2
のS/D領域を兼ねる蓄積キャパシタのn゛型電荷蓄積
領域、13は誘電体層、14は蓄積キャパシタの対向電
極であるセルプレート、16は電荷転送用トランジスタ
の第1のn゛型 S/D Si域、17はコンタクトホ
ール、18Aはセルプレート配線、18Bはワード線、
19は眉間絶縁層、20はコンタクトホール、21はビ
ット線、V−Trは縦型の電荷転送用トランジスタ、T
Cは溝型の蓄積キャパシタを示す。
同図に示すように本発明に係るDRAMセルは、例えば
p型のSi基板1の主面に基板1の内部に向かって掘り
込まれた第1の溝3の側面上に、該側面に沿い、ゲート
酸化膜4を介してリング状に電荷転送用のゲート(電極
) 5Gが配設され、例えば該リング状ゲート電極5G
の中空部に整合して第1の溝3の底部に形成された基板
内部に向かう第2の溝10の側面及び底面部に蓄積キャ
パシタTCのn°型重電荷蓄積領域12配設される。こ
の電荷蓄積領域12は基板上に導出されるゲート電極5
Gの縁部に沿って基板1の表面に形成される第1のn゛
型S/DjJf域16と、ゲート酸化膜4及びリング状
ゲート電極5Gを含んで構成される縦型の電荷転送用ト
ランジスタV−Trの第2のS/Del域を兼ね、該電
荷蓄積領域12を介して電荷転送用トランジスタV−T
rと蓄積キャパシタTCとが基板の深さ方向に直列に接
続された構成を有している。
p型のSi基板1の主面に基板1の内部に向かって掘り
込まれた第1の溝3の側面上に、該側面に沿い、ゲート
酸化膜4を介してリング状に電荷転送用のゲート(電極
) 5Gが配設され、例えば該リング状ゲート電極5G
の中空部に整合して第1の溝3の底部に形成された基板
内部に向かう第2の溝10の側面及び底面部に蓄積キャ
パシタTCのn°型重電荷蓄積領域12配設される。こ
の電荷蓄積領域12は基板上に導出されるゲート電極5
Gの縁部に沿って基板1の表面に形成される第1のn゛
型S/DjJf域16と、ゲート酸化膜4及びリング状
ゲート電極5Gを含んで構成される縦型の電荷転送用ト
ランジスタV−Trの第2のS/Del域を兼ね、該電
荷蓄積領域12を介して電荷転送用トランジスタV−T
rと蓄積キャパシタTCとが基板の深さ方向に直列に接
続された構成を有している。
以下に本発明のDRAMセルを、第2図(al〜(hl
を参照しながら上記実施例の製造工程に従って更に詳細
に説明する。
を参照しながら上記実施例の製造工程に従って更に詳細
に説明する。
第2図(a)参照
即ち該DRAMセルの製造に際しては、p型のSi基板
1を用い、先ずその表面にセル領域を画定するアイソレ
ーション用フィールド領域2を図示のような絶縁物理込
み構造あるいはLOGO5(選択酸化)構造により形成
した後、メモリセルが形成される部分に第1の溝3を通
常のりアクティブイオンエツチング(RIE)法等によ
り形成する。この第1の溝3は、例えば、開口寸法1.
5μmX1.5μm、深さ2μm程度とする。
1を用い、先ずその表面にセル領域を画定するアイソレ
ーション用フィールド領域2を図示のような絶縁物理込
み構造あるいはLOGO5(選択酸化)構造により形成
した後、メモリセルが形成される部分に第1の溝3を通
常のりアクティブイオンエツチング(RIE)法等によ
り形成する。この第1の溝3は、例えば、開口寸法1.
5μmX1.5μm、深さ2μm程度とする。
第2図(b)参照
次いで基板lの表面及び第1の溝3の内面を熱酸化し、
メモリセルの転送トランジスタのゲート酸化膜4を形成
する。このゲート酸化膜4の厚さは、例えば250人程
変色する。
メモリセルの転送トランジスタのゲート酸化膜4を形成
する。このゲート酸化膜4の厚さは、例えば250人程
変色する。
続いて第1の溝3の内面上を含む該基板1上に転送用ト
ランジスタV−Trのゲート電極になる厚さ2500人
程度0ポリSi層5をCVD法により堆積させ、イオン
注入等により該ポリSi層5に導電性を付与した後、そ
の表面に熱酸化により厚さ1000人程度0第1のSi
O□層6を形成し、その上にCVD法により厚さ100
0人程度0第化シリコン(SisNt)層7を形成する
。
ランジスタV−Trのゲート電極になる厚さ2500人
程度0ポリSi層5をCVD法により堆積させ、イオン
注入等により該ポリSi層5に導電性を付与した後、そ
の表面に熱酸化により厚さ1000人程度0第1のSi
O□層6を形成し、その上にCVD法により厚さ100
0人程度0第化シリコン(SisNt)層7を形成する
。
第2図(C)参照
次いで基板1全面上にレジストやポリイミド等の有機材
料層を塗布し、第1の溝3の内部を該有機材料層8で埋
めた後\基板表面上の該有機材料層8を除去する。この
工程は、有機材料層8にポジレジスト層を用い、全面露
光後現像を行うことによって容易に達成される。
料層を塗布し、第1の溝3の内部を該有機材料層8で埋
めた後\基板表面上の該有機材料層8を除去する。この
工程は、有機材料層8にポジレジスト層を用い、全面露
光後現像を行うことによって容易に達成される。
次いで上記第1の溝3内に埋め込まれた有機材料層8を
マスクとして基板表面部の5iJn層7及び第1の5i
Ot層6を除去する。
マスクとして基板表面部の5iJn層7及び第1の5i
Ot層6を除去する。
第2図(dl参照
第1の溝3内の有機材料層8を除去し、次いで基板上面
に表出しているポリ81層5上に厚さ2000人程度0
ポリSi層を選択成長させた後、溝3内のSiJ、層7
をマスクにして基板表面部のポリSi層の表面を熱酸化
し厚さ例えば4000〜5000人程度の第2のS変色
2層9を形成する。
に表出しているポリ81層5上に厚さ2000人程度0
ポリSi層を選択成長させた後、溝3内のSiJ、層7
をマスクにして基板表面部のポリSi層の表面を熱酸化
し厚さ例えば4000〜5000人程度の第2のS変色
2層9を形成する。
次いで、熱燐酸処理等により第1の溝3内の5i3N1
層7を選択的に除去する。
層7を選択的に除去する。
第2図(81参照
次いでCHF3等のガスを用いるRIB処理により第1
の溝3底面の第1のSiO□絶縁層6を選択的に除去し
た後、(CF4+H2)等のガスを用C)るRIE処理
により第1の溝3の底部に表出したポリSi層5を選択
的に除去し、次いでその下部に表出したゲート酸化膜4
をCHF3等によるRIB処理により選択的に除去し、
該第1の溝3の底部に選択的に基板1面を表出させる。
の溝3底面の第1のSiO□絶縁層6を選択的に除去し
た後、(CF4+H2)等のガスを用C)るRIE処理
により第1の溝3の底部に表出したポリSi層5を選択
的に除去し、次いでその下部に表出したゲート酸化膜4
をCHF3等によるRIB処理により選択的に除去し、
該第1の溝3の底部に選択的に基板1面を表出させる。
第2図(f)参照
次いで第2のSi02層9をマスクにして(CF4+H
2)等のガスによるRIB処理を行い、第1の溝3の底
面に上記第2のSin、層9の庇状突出部9Aに整合し
た開口寸法を有する深さ例えば4μm(基板表面から6
μm)程度の第2の溝10を形成する。
2)等のガスによるRIB処理を行い、第1の溝3の底
面に上記第2のSin、層9の庇状突出部9Aに整合し
た開口寸法を有する深さ例えば4μm(基板表面から6
μm)程度の第2の溝10を形成する。
第2図(酌参照
次いで第2の溝10の内面に硼素(B)を高濃度に導入
してp1型バリア領域11を形成し、次いで燐(P)又
は砒素(As)を高濃度に導入してp++バリア領域1
1の表面部にn“型電荷蓄積領域12を形成する。この
際の不純物導入は、ガス拡散、イオン注入、固相拡散、
等の何れかの方法を用いて行われ、p゛型バリア領域1
1は例えばキャリア濃度I Q ” C11−”、深さ
5000人程度変形成され、電荷転送用トランジスタV
−Trの第2のS/D領域を兼ねる蓄積キャパシタTC
のn+型重電荷蓄積領域12例えばキャリア濃度10”
C11−3、深さ2000人程度0ポ成される。
してp1型バリア領域11を形成し、次いで燐(P)又
は砒素(As)を高濃度に導入してp++バリア領域1
1の表面部にn“型電荷蓄積領域12を形成する。この
際の不純物導入は、ガス拡散、イオン注入、固相拡散、
等の何れかの方法を用いて行われ、p゛型バリア領域1
1は例えばキャリア濃度I Q ” C11−”、深さ
5000人程度変形成され、電荷転送用トランジスタV
−Trの第2のS/D領域を兼ねる蓄積キャパシタTC
のn+型重電荷蓄積領域12例えばキャリア濃度10”
C11−3、深さ2000人程度0ポ成される。
なお、上記p゛型バリア領域11は本発明の要旨とは直
接関係はないが、隣接キャパシタ間のバンチスルーの防
止とソフトエラー防止のためのポテンシャルバリアとし
て機能し、またn゛型電荷蓄積領域12は、後に形成す
るセルプレートを信号電圧の172程度の電位バイアス
して誘電体層の絶縁劣化を防止し、信顛度を向上するう
えに必要な領域である。
接関係はないが、隣接キャパシタ間のバンチスルーの防
止とソフトエラー防止のためのポテンシャルバリアとし
て機能し、またn゛型電荷蓄積領域12は、後に形成す
るセルプレートを信号電圧の172程度の電位バイアス
して誘電体層の絶縁劣化を防止し、信顛度を向上するう
えに必要な領域である。
次いで上記第2の溝10の内面に、例えば減圧CVD法
と熱酸化法を用いてシリコンオキシナイトライド(Si
、N、・SiO□)よりなる厚さ200人程0の誘電体
層13を形成する。この誘電体層にはSi:+L層、S
iO□層等も用いられる。
と熱酸化法を用いてシリコンオキシナイトライド(Si
、N、・SiO□)よりなる厚さ200人程0の誘電体
層13を形成する。この誘電体層にはSi:+L層、S
iO□層等も用いられる。
次いで該第2の溝lO内を導電性を有するポリSiで充
填し、蓄積キャパシタTCの対向電極となるセルプレー
ト14を形成する。この第2の溝10へのポリStの充
填は、均一厚さのポリStのデポジションと異方性エツ
チングの繰り返しによって容易に行うことができる。ま
たポリStへの導電性の付与は、デポジション後にイオ
ン注入等の方法によって行われる。
填し、蓄積キャパシタTCの対向電極となるセルプレー
ト14を形成する。この第2の溝10へのポリStの充
填は、均一厚さのポリStのデポジションと異方性エツ
チングの繰り返しによって容易に行うことができる。ま
たポリStへの導電性の付与は、デポジション後にイオ
ン注入等の方法によって行われる。
第2図(h)参照
次いで該メモリセルの転送ゲートとなるポリSi層5を
その上部の第2のSiO□層9と共にパターンニングし
てポリSi転送ゲート5Gを形成し、ポリSt転送ゲー
)5Gをマスクにして基板面にAsを高濃度にイオン注
入して第1のn0型S/D ?iJI域16を形成し、
次いで該基板上に第1の眉間絶縁層19Aを形成し、次
いで該第1の眉間絶縁層19A及び第2のSi02層9
にセルプレート配線及びワード線を接続するためのコン
タクトホール17A及び17Bを形成し、次いで該基板
の全面上にセルプレート及びワード線の配線層となる厚
さ3000人程度0タングステン層18を形成量る。
その上部の第2のSiO□層9と共にパターンニングし
てポリSi転送ゲート5Gを形成し、ポリSt転送ゲー
)5Gをマスクにして基板面にAsを高濃度にイオン注
入して第1のn0型S/D ?iJI域16を形成し、
次いで該基板上に第1の眉間絶縁層19Aを形成し、次
いで該第1の眉間絶縁層19A及び第2のSi02層9
にセルプレート配線及びワード線を接続するためのコン
タクトホール17A及び17Bを形成し、次いで該基板
の全面上にセルプレート及びワード線の配線層となる厚
さ3000人程度0タングステン層18を形成量る。
第1回出)参照
その後、公知の工程によりタングステン層18のパター
ンニングを行ってセルプレート配線18A及びワード線
18Bを形成し、次いで該基板上に眉間絶縁層19Bを
形成し、層間絶縁層19即ち19Aとその下部の19B
に第1のS/D8I域16を表出するコンタクトホール
20を形成し、眉間絶縁層19上に上記コンタクトホー
ル20で第1のS/DTJ域16に接するビット線21
を形成し、以後、図示しない被覆絶縁膜の形成等がなさ
れて上記実施例のDRAMセルが完成する。
ンニングを行ってセルプレート配線18A及びワード線
18Bを形成し、次いで該基板上に眉間絶縁層19Bを
形成し、層間絶縁層19即ち19Aとその下部の19B
に第1のS/D8I域16を表出するコンタクトホール
20を形成し、眉間絶縁層19上に上記コンタクトホー
ル20で第1のS/DTJ域16に接するビット線21
を形成し、以後、図示しない被覆絶縁膜の形成等がなさ
れて上記実施例のDRAMセルが完成する。
第3図は本発明に係るDRAMセルの他の実施例を第1
図と同符号を用いて示したもので、前記実施例が、ワー
ド線とセルプレート配線が導電性の高いタングステン等
でビット線と直交方向に帯状に形成され、ビット線が一
つ置きの第1のS/D領域に接続された構造を有するの
に対し、本実施例においては、ワード線は帯状に連続す
るポリSiゲート電極で構成され、セルプレートがビッ
ト線のコンタクト部を除いて基板の全面上を覆い、ビッ
ト線はワード線と直交する方向に隣接する第1の5lD
N域を順次接続して配設される構造を有している。そし
て機能上は前記実施例と特に大きな違いはなか、高速化
に対してワード線抵抗が減少される前者の方が有利であ
る。従って第3図のセル形式で実用上支障のない高速性
を実現するためには、ビット線21とは異なる第2の金
属配線層を設け、これをポリSiワード線(転送ゲート
電極)5Gと平行してその上部に配線し、適当な間隔で
ポリSiワード線(転送ゲート電極)5Gとコンタクト
させる。
図と同符号を用いて示したもので、前記実施例が、ワー
ド線とセルプレート配線が導電性の高いタングステン等
でビット線と直交方向に帯状に形成され、ビット線が一
つ置きの第1のS/D領域に接続された構造を有するの
に対し、本実施例においては、ワード線は帯状に連続す
るポリSiゲート電極で構成され、セルプレートがビッ
ト線のコンタクト部を除いて基板の全面上を覆い、ビッ
ト線はワード線と直交する方向に隣接する第1の5lD
N域を順次接続して配設される構造を有している。そし
て機能上は前記実施例と特に大きな違いはなか、高速化
に対してワード線抵抗が減少される前者の方が有利であ
る。従って第3図のセル形式で実用上支障のない高速性
を実現するためには、ビット線21とは異なる第2の金
属配線層を設け、これをポリSiワード線(転送ゲート
電極)5Gと平行してその上部に配線し、適当な間隔で
ポリSiワード線(転送ゲート電極)5Gとコンタクト
させる。
上記実施例の説明から明らかなように、本発明に係るD
RAMセルは次のような特徴を持っている。即ち、 (1)蓄積キャパシタは溝側面のMIs構造を用いるた
め、深さを深く形成することによりメモリセルの占有面
積に対して十分大きな容量゛が得られる。これはトレン
チキャパシタ構造の持つ一般的な特徴である。
RAMセルは次のような特徴を持っている。即ち、 (1)蓄積キャパシタは溝側面のMIs構造を用いるた
め、深さを深く形成することによりメモリセルの占有面
積に対して十分大きな容量゛が得られる。これはトレン
チキャパシタ構造の持つ一般的な特徴である。
(2)電荷転送用トランジスタに対してセルフアライメ
ント、つまりマスク合わせ工程での相互の位置合わせな
しで、該トランジスタの直下部にトレンチキャパシタが
形成される。そのため1ビツトのメモリセルが電荷転送
用トランジスター個分の平面積内に形成でき、セル面積
が大幅に縮小される。
ント、つまりマスク合わせ工程での相互の位置合わせな
しで、該トランジスタの直下部にトレンチキャパシタが
形成される。そのため1ビツトのメモリセルが電荷転送
用トランジスター個分の平面積内に形成でき、セル面積
が大幅に縮小される。
(3)電荷転送用トランジスタがそのチャネル長方向に
沿って溝側面に縦方向に形成されるために、セルの平面
積を増やさずに深さ方向にチャネル長を容易に拡大すこ
とができ、且つトレンチキャパシタを深くして蓄積容量
を大型化しても単に縦型転送用トランジスタのS/D領
域の面積が縦方向に広くなるだけのことになるので短チ
ヤネル効果は防止される。
沿って溝側面に縦方向に形成されるために、セルの平面
積を増やさずに深さ方向にチャネル長を容易に拡大すこ
とができ、且つトレンチキャパシタを深くして蓄積容量
を大型化しても単に縦型転送用トランジスタのS/D領
域の面積が縦方向に広くなるだけのことになるので短チ
ヤネル効果は防止される。
(4)蓄積キャパシタのセルプレート電極が基板上に引
き出されるので、ここに与えるバイアス電圧をセル内の
“0”、“1”レベルの中間の値にすれば、キャパシタ
の誘電体層に印加される絶対最大電圧を論理レベルの1
/2の値に下げられ、該誘電体層の劣化が防止されてセ
ルの信顛性が向上する。
き出されるので、ここに与えるバイアス電圧をセル内の
“0”、“1”レベルの中間の値にすれば、キャパシタ
の誘電体層に印加される絶対最大電圧を論理レベルの1
/2の値に下げられ、該誘電体層の劣化が防止されてセ
ルの信顛性が向上する。
以上説明のように本発明によればセル面積を大幅に縮小
し、且つシタートチャネル効果によるセル性能の破壊を
防止し、更にキャパシタの絶縁劣化を防止して信頼度を
向上したDRAMセルが提供される。
し、且つシタートチャネル効果によるセル性能の破壊を
防止し、更にキャパシタの絶縁劣化を防止して信頼度を
向上したDRAMセルが提供される。
従って本発明は大規模化されるDRAMの高密度高集積
化に対して極めて有効である。
化に対して極めて有効である。
第1図は本発明の一実施例を模式的に示す平面図(al
及びA−A矢視断面図(b)、第2図(al〜(h)は
同実施例の製造方法の工程断面図、 第3図は他の実施例を模式的に示す平面図(a)及びA
−A矢視断面図中)、 図において、 1はp型Si基板、 2はフィールド領域、3は第
1の溝、 4はゲート酸化膜、5GはポリSt転
送ゲート、6は第1のSto、層、7は5iJa層、
8は有機材料層、9は第2のSi02層、
10は第2の溝、11はp0型バリア領域、 12はn゛型電荷蓄積領域、 13は誘電体層、 14はセルプレート、16は
第1のn゛型 S/Dfil域、17はコンタクトホー
ル、 18Aはセルプレート配線、 18Bはワード線、 19は眉間絶縁層、20はコ
ンタクトホール、21はビット線、V−Trは縦型の電
荷転送用トランジスタ、TCは溝型の蓄積キャパシタ を示す。 似)平面図 (し) A−A矢視wT1狛図 本発」月の一喫垢、伜」の糎弐図 笑 1 図 実1色に7jJの製巡方ミ敷の玉石]粕光図第20 寅範例の騙蓬方=F、、or工理財面函箋 7 図 すXで、施イア+46D タ沖ムト遣ジヲ゛ヲムご)二
[ニラ[ξヒ 時ai第 7 図 (U)平面図 第 3 閃 ィ芝」良オ遡1這の1場也にイIIJ自び1σわ 5]
憾 L/−図 イ芝象溝遣の問題、穀E示す図 笑 5 図
及びA−A矢視断面図(b)、第2図(al〜(h)は
同実施例の製造方法の工程断面図、 第3図は他の実施例を模式的に示す平面図(a)及びA
−A矢視断面図中)、 図において、 1はp型Si基板、 2はフィールド領域、3は第
1の溝、 4はゲート酸化膜、5GはポリSt転
送ゲート、6は第1のSto、層、7は5iJa層、
8は有機材料層、9は第2のSi02層、
10は第2の溝、11はp0型バリア領域、 12はn゛型電荷蓄積領域、 13は誘電体層、 14はセルプレート、16は
第1のn゛型 S/Dfil域、17はコンタクトホー
ル、 18Aはセルプレート配線、 18Bはワード線、 19は眉間絶縁層、20はコ
ンタクトホール、21はビット線、V−Trは縦型の電
荷転送用トランジスタ、TCは溝型の蓄積キャパシタ を示す。 似)平面図 (し) A−A矢視wT1狛図 本発」月の一喫垢、伜」の糎弐図 笑 1 図 実1色に7jJの製巡方ミ敷の玉石]粕光図第20 寅範例の騙蓬方=F、、or工理財面函箋 7 図 すXで、施イア+46D タ沖ムト遣ジヲ゛ヲムご)二
[ニラ[ξヒ 時ai第 7 図 (U)平面図 第 3 閃 ィ芝」良オ遡1這の1場也にイIIJ自び1σわ 5]
憾 L/−図 イ芝象溝遣の問題、穀E示す図 笑 5 図
Claims (1)
- 【特許請求の範囲】 半導体基板の主面から内部に向かって形成された第1
の溝の側面上に、該側面に沿ってリング状にMIS構造
のゲート電極が配設され、 該リング状ゲート電極の中空部の下部の該第1の溝の底
部に形成された基板内部に向かう第2の溝の側面及び底
面部が、蓄積キャパシタの電荷蓄積領域とされ、 該第2の溝内に誘電体層を介して埋込まれる該蓄積キャ
パシタの対向電極が、該ゲート電極の中空部を介して基
板上に導出された構造を有してなることを特徴とするダ
イナミックランダムアクセスメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62030052A JPS63197371A (ja) | 1987-02-12 | 1987-02-12 | ダイナミツクランダムアクセスメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62030052A JPS63197371A (ja) | 1987-02-12 | 1987-02-12 | ダイナミツクランダムアクセスメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63197371A true JPS63197371A (ja) | 1988-08-16 |
Family
ID=12293054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62030052A Pending JPS63197371A (ja) | 1987-02-12 | 1987-02-12 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63197371A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0457363A (ja) * | 1990-06-27 | 1992-02-25 | Nec Corp | 半導体メモリ装置 |
JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Mos型半導体記憶装置とその製造方法。 |
WO2000075993A1 (en) * | 1999-06-07 | 2000-12-14 | Infineon Technologies North America Corp. | Layout and wiring scheme for memory cells with vertical transistors |
-
1987
- 1987-02-12 JP JP62030052A patent/JPS63197371A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0457363A (ja) * | 1990-06-27 | 1992-02-25 | Nec Corp | 半導体メモリ装置 |
JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Mos型半導体記憶装置とその製造方法。 |
WO2000075993A1 (en) * | 1999-06-07 | 2000-12-14 | Infineon Technologies North America Corp. | Layout and wiring scheme for memory cells with vertical transistors |
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