JPS63197371A - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
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- JPS63197371A JPS63197371A JP62030052A JP3005287A JPS63197371A JP S63197371 A JPS63197371 A JP S63197371A JP 62030052 A JP62030052 A JP 62030052A JP 3005287 A JP3005287 A JP 3005287A JP S63197371 A JPS63197371 A JP S63197371A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
実施例の模式図（第１図）
実施例の製造工程断面図（第２図）
他の実施例の模式図（第３図）
発明の効果
〔概 要〕
半導体基板に形成した第１の溝（トレンチ）にトレンチ
内面に沿ったリング状ゲートを有するＭＩｓ）ランジス
タを配設し、その直下部に形成した第２の溝に該トラン
ジスタと直列に接続するトレンチキャパシタを形成し、
且つトレンチキャパシタの対向電極をリング状ゲートの
中空部を介して基板上面に導出した構造を有し、１ビツ
トのセル占有面積を１素子分に縮小して高集積化を図る
と共に、ＭＩＳトランジスタのチャネル長を深さ方向に
拡大してショートチャネル効果の回避を図り、更に対向
電極を基板表面に導出することによってキャパシタ電位
の低減を可能にして信幀度の向上を図ったＤＲＡＭセル
。
内面に沿ったリング状ゲートを有するＭＩｓ）ランジス
タを配設し、その直下部に形成した第２の溝に該トラン
ジスタと直列に接続するトレンチキャパシタを形成し、
且つトレンチキャパシタの対向電極をリング状ゲートの
中空部を介して基板上面に導出した構造を有し、１ビツ
トのセル占有面積を１素子分に縮小して高集積化を図る
と共に、ＭＩＳトランジスタのチャネル長を深さ方向に
拡大してショートチャネル効果の回避を図り、更に対向
電極を基板表面に導出することによってキャパシタ電位
の低減を可能にして信幀度の向上を図ったＤＲＡＭセル
。
本発明はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に係り、特に高密度高集積化するのに有利なりＲＡ
Ｍセルの構造に関する。
Ｍ）に係り、特に高密度高集積化するのに有利なりＲＡ
Ｍセルの構造に関する。
記憶容量の大規模化によりＤＲＡＭの高密度高集積化の
傾向は著しく、これに伴って大幅なセル面積の縮小が要
望されるが、その際、３ｇ Ｄ ＲＡ Ｍセルに具備せ
しめられるＭＩＳ）ランジスタも極度に縮小されてショ
ートチャネル効果によるセル情報の破壊の問題が生じて
おり、その対策が要望される。
傾向は著しく、これに伴って大幅なセル面積の縮小が要
望されるが、その際、３ｇ Ｄ ＲＡ Ｍセルに具備せ
しめられるＭＩＳ）ランジスタも極度に縮小されてショ
ートチャネル効果によるセル情報の破壊の問題が生じて
おり、その対策が要望される。
第４図は従来の溝型キャパシタを有するＤＲＡＭセルの
要部を示す模式側断面図で、図中、５１は例えばｐ型シ
リコン（Ｓｔ）基板、５２は素子間を分離するフィール
ド酸化膜、５３は溝（トレンチ）、５４はｎ゛型重電荷
蓄積領域５５は誘電体層、５６は対向電極（セルプレー
１−）、５７はゲート絶縁層、５８はワード線（ゲート
電極）、５９は第１のｎ＋型ソース／ドレイン（Ｓ／Ｄ
）領域、６０は第２のｎ°型Ｓ／Ｄ領域、６１は層間絶
縁膜、６２はビット線、Ｈ−Ｔｒは横型のＭＩＳＩ−ラ
ンジスタ、ＴＣは溝型（トレンチ）キャパシタを示す。
要部を示す模式側断面図で、図中、５１は例えばｐ型シ
リコン（Ｓｔ）基板、５２は素子間を分離するフィール
ド酸化膜、５３は溝（トレンチ）、５４はｎ゛型重電荷
蓄積領域５５は誘電体層、５６は対向電極（セルプレー
１−）、５７はゲート絶縁層、５８はワード線（ゲート
電極）、５９は第１のｎ＋型ソース／ドレイン（Ｓ／Ｄ
）領域、６０は第２のｎ°型Ｓ／Ｄ領域、６１は層間絶
縁膜、６２はビット線、Ｈ−Ｔｒは横型のＭＩＳＩ−ラ
ンジスタ、ＴＣは溝型（トレンチ）キャパシタを示す。
同図に示すように従来の溝型キャパシタを有するＤＲＡ
Ｍセル（以後トレンチキャパシタセルと略称する）は横
型の電荷転送用ＭＩＳトランジスタ（Ｈ−Ｔｒ）とトレ
ンチ型の蓄積キャパシタ（ＴＣ）とが直列に接続された
構成を有していた。
Ｍセル（以後トレンチキャパシタセルと略称する）は横
型の電荷転送用ＭＩＳトランジスタ（Ｈ−Ｔｒ）とトレ
ンチ型の蓄積キャパシタ（ＴＣ）とが直列に接続された
構成を有していた。
そして上記従来のトレンチキャパシタセルにおいては、
一般にトレンチキャパシタ（ＴＣ）を作った後に、マス
ク合わせ工程によってＭＩＳ）ランジスタ（Ｈ−Ｔｒ）
が形成されるので、キャパシタ（ＴＣ）とトランジスタ
（Ｈ−Ｔｒ）との間に位置合わせ余裕をとる必要があっ
てセル面積を十分に小型にすることが困難であった。
一般にトレンチキャパシタ（ＴＣ）を作った後に、マス
ク合わせ工程によってＭＩＳ）ランジスタ（Ｈ−Ｔｒ）
が形成されるので、キャパシタ（ＴＣ）とトランジスタ
（Ｈ−Ｔｒ）との間に位置合わせ余裕をとる必要があっ
てセル面積を十分に小型にすることが困難であった。
また仮に、第５図（第４図と同一符号を用いる）に示す
ように、トランジスタ（Ｈ−Ｔｒ）を作った後にトラン
ジスタ（Ｈ−Ｔｒ）のゲート電極（ワード線）５８にセ
ルファライン的にトレンチキャパシタ（ＴＣ）を作った
としても、トランジスタ（Ｈ−Ｔｒ）の一方のＳ／Ｄ領
域例えば第２のＳ／Ｄ領域６０がトレンチキャパシタＴ
Ｃの側面電極例えば電荷蓄積領域５４となるので、実質
的に深いＳ／Ｄｅｌ域を持ったトランジスタとなってし
まい、短チヤネル効果が顕著に出て、ソース−ドレイン
間即ち第１のＳ／Ｄ領域５９と第２のＳ／Ｄ領域６０間
に矢視のようなパンチスルーリーク電流Ｉ；が流れセル
としての性能が損なわれるという問題が生ずる。
ように、トランジスタ（Ｈ−Ｔｒ）を作った後にトラン
ジスタ（Ｈ−Ｔｒ）のゲート電極（ワード線）５８にセ
ルファライン的にトレンチキャパシタ（ＴＣ）を作った
としても、トランジスタ（Ｈ−Ｔｒ）の一方のＳ／Ｄ領
域例えば第２のＳ／Ｄ領域６０がトレンチキャパシタＴ
Ｃの側面電極例えば電荷蓄積領域５４となるので、実質
的に深いＳ／Ｄｅｌ域を持ったトランジスタとなってし
まい、短チヤネル効果が顕著に出て、ソース−ドレイン
間即ち第１のＳ／Ｄ領域５９と第２のＳ／Ｄ領域６０間
に矢視のようなパンチスルーリーク電流Ｉ；が流れセル
としての性能が損なわれるという問題が生ずる。
以上の点で従来のトレンチキャパシタセル構造において
は小型化に限界を生ずるため、記憶情報規模が例えば１
６メガビツト以上に大幅に拡大され、セルトランジスタ
のチャネル長も０．５μｍ以下に縮小されると推定され
る大規模のＤＲＡＭを上記従来構造によって形成するこ
とは極めて困難になる。
は小型化に限界を生ずるため、記憶情報規模が例えば１
６メガビツト以上に大幅に拡大され、セルトランジスタ
のチャネル長も０．５μｍ以下に縮小されると推定され
る大規模のＤＲＡＭを上記従来構造によって形成するこ
とは極めて困難になる。
本発明が解決しようとする問題点は、従来のトレンチキ
ャパシタセルにおいてキャパシタとトランジスタの位置
合わせ余裕が必要なこと、及び短チヤネル効果の顕現等
によって、セル面積の縮小を十分になし得なかったこと
である。
ャパシタセルにおいてキャパシタとトランジスタの位置
合わせ余裕が必要なこと、及び短チヤネル効果の顕現等
によって、セル面積の縮小を十分になし得なかったこと
である。
上記問題点は、半導体基板の主面から内部に向かって形
成された第１の溝の側面上に該側面に沿ってリング状に
ＭＩＳ構造のゲート電極が配設され、該リング状ゲート
電極の中空部の下部の該第１の溝の底部に形成された基
板内部に向かう第２の溝の側面及び底面部が蓄積キャパ
シタの電荷蓄積領域とされ、該第２の溝内に誘電体層を
介して埋込まれる該蓄積キャパシタの対向電極が該ゲー
ト電極の中空部を介して基板上に導出された構造を有し
てなる本発明によるＤＲＡＭによって解決される。
成された第１の溝の側面上に該側面に沿ってリング状に
ＭＩＳ構造のゲート電極が配設され、該リング状ゲート
電極の中空部の下部の該第１の溝の底部に形成された基
板内部に向かう第２の溝の側面及び底面部が蓄積キャパ
シタの電荷蓄積領域とされ、該第２の溝内に誘電体層を
介して埋込まれる該蓄積キャパシタの対向電極が該ゲー
ト電極の中空部を介して基板上に導出された構造を有し
てなる本発明によるＤＲＡＭによって解決される。
即ち本発明に係るトレンチキャパシタセルにおいては、
電荷転送用のＭＩＳＩ−ランジスタが、半導体基板面に
その内部に向かって掘り込まれた第１の溝の側面部に該
第１の溝の側面に沿ったリング状のゲート電極を有する
リング状の縦型のトランジスタとして形成されるので、
トランジスタの平面積の拡大を伴わずに深さ方向にチャ
ネル長を拡大することが可能になり、平面積縮小に伴う
短チヤネル効果の発生が防止できる。また、蓄積キャパ
シタが上記第１の溝の底面に基板内部に向かって掘り込
まれた電荷転送用トランジスタの下部の第２の溝の側面
部に形成されるので、電荷転送用トランジスタ分の平面
積内に該トランジスタと蓄積キャパシタとを収容するこ
とが可能になってセル面積の大幅な縮小が図れる。更に
また、第２の溝内に埋込まれる蓄積キャパシタの対向電
極となるセルプレートが、電荷転送用トランジスタのゲ
ート電極の中空部を介して基板上に導出されるので、セ
ルプレートに信号レベルの中間電位をバイアスすること
が可能になって、誘電体膜の劣化が防止され信輔性が向
上する。
電荷転送用のＭＩＳＩ−ランジスタが、半導体基板面に
その内部に向かって掘り込まれた第１の溝の側面部に該
第１の溝の側面に沿ったリング状のゲート電極を有する
リング状の縦型のトランジスタとして形成されるので、
トランジスタの平面積の拡大を伴わずに深さ方向にチャ
ネル長を拡大することが可能になり、平面積縮小に伴う
短チヤネル効果の発生が防止できる。また、蓄積キャパ
シタが上記第１の溝の底面に基板内部に向かって掘り込
まれた電荷転送用トランジスタの下部の第２の溝の側面
部に形成されるので、電荷転送用トランジスタ分の平面
積内に該トランジスタと蓄積キャパシタとを収容するこ
とが可能になってセル面積の大幅な縮小が図れる。更に
また、第２の溝内に埋込まれる蓄積キャパシタの対向電
極となるセルプレートが、電荷転送用トランジスタのゲ
ート電極の中空部を介して基板上に導出されるので、セ
ルプレートに信号レベルの中間電位をバイアスすること
が可能になって、誘電体膜の劣化が防止され信輔性が向
上する。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の一実施例を模式的に示す平面図（ａ）
及びＡ−Ａ矢視断面図（ｂ）、第２図（ａ） 〜（ｈ）
は同実施例の製造方法の工程断面図、第３図は他の実施
例を模式的に示す平面図（ａ）及びＡ−Ａ矢視断面図（
ｂ）である。
及びＡ−Ａ矢視断面図（ｂ）、第２図（ａ） 〜（ｈ）
は同実施例の製造方法の工程断面図、第３図は他の実施
例を模式的に示す平面図（ａ）及びＡ−Ａ矢視断面図（
ｂ）である。
全図を通じ同一対象物は同一符合で示す。
本発明の一実施例を示す第１図において、１はｐ型Ｓｔ
基板、２はアイソレーション用フィールド領域、３は第
１の溝、４はゲート酸化膜、５ＧはポリＳｔ転送ゲート
、６は熱酸化による第１の二酸化シリコン（Ｓｉｎｔ）
層、９は第２のＳｉ０２層、１０は第２の溝、１１はｐ
゛型バリア領域、１２は電荷転送用トランジスタの第２
のＳ／Ｄ領域を兼ねる蓄積キャパシタのｎ゛型電荷蓄積
領域、１３は誘電体層、１４は蓄積キャパシタの対向電
極であるセルプレート、１６は電荷転送用トランジスタ
の第１のｎ゛型 Ｓ／Ｄ Ｓｉ域、１７はコンタクトホ
ール、１８Ａはセルプレート配線、１８Ｂはワード線、
１９は眉間絶縁層、２０はコンタクトホール、２１はビ
ット線、Ｖ−Ｔｒは縦型の電荷転送用トランジスタ、Ｔ
Ｃは溝型の蓄積キャパシタを示す。
基板、２はアイソレーション用フィールド領域、３は第
１の溝、４はゲート酸化膜、５ＧはポリＳｔ転送ゲート
、６は熱酸化による第１の二酸化シリコン（Ｓｉｎｔ）
層、９は第２のＳｉ０２層、１０は第２の溝、１１はｐ
゛型バリア領域、１２は電荷転送用トランジスタの第２
のＳ／Ｄ領域を兼ねる蓄積キャパシタのｎ゛型電荷蓄積
領域、１３は誘電体層、１４は蓄積キャパシタの対向電
極であるセルプレート、１６は電荷転送用トランジスタ
の第１のｎ゛型 Ｓ／Ｄ Ｓｉ域、１７はコンタクトホ
ール、１８Ａはセルプレート配線、１８Ｂはワード線、
１９は眉間絶縁層、２０はコンタクトホール、２１はビ
ット線、Ｖ−Ｔｒは縦型の電荷転送用トランジスタ、Ｔ
Ｃは溝型の蓄積キャパシタを示す。
同図に示すように本発明に係るＤＲＡＭセルは、例えば
ｐ型のＳｉ基板１の主面に基板１の内部に向かって掘り
込まれた第１の溝３の側面上に、該側面に沿い、ゲート
酸化膜４を介してリング状に電荷転送用のゲート（電極
） ５Ｇが配設され、例えば該リング状ゲート電極５Ｇ
の中空部に整合して第１の溝３の底部に形成された基板
内部に向かう第２の溝１０の側面及び底面部に蓄積キャ
パシタＴＣのｎ°型重電荷蓄積領域１２配設される。こ
の電荷蓄積領域１２は基板上に導出されるゲート電極５
Ｇの縁部に沿って基板１の表面に形成される第１のｎ゛
型Ｓ／ＤｊＪｆ域１６と、ゲート酸化膜４及びリング状
ゲート電極５Ｇを含んで構成される縦型の電荷転送用ト
ランジスタＶ−Ｔｒの第２のＳ／Ｄｅｌ域を兼ね、該電
荷蓄積領域１２を介して電荷転送用トランジスタＶ−Ｔ
ｒと蓄積キャパシタＴＣとが基板の深さ方向に直列に接
続された構成を有している。
ｐ型のＳｉ基板１の主面に基板１の内部に向かって掘り
込まれた第１の溝３の側面上に、該側面に沿い、ゲート
酸化膜４を介してリング状に電荷転送用のゲート（電極
） ５Ｇが配設され、例えば該リング状ゲート電極５Ｇ
の中空部に整合して第１の溝３の底部に形成された基板
内部に向かう第２の溝１０の側面及び底面部に蓄積キャ
パシタＴＣのｎ°型重電荷蓄積領域１２配設される。こ
の電荷蓄積領域１２は基板上に導出されるゲート電極５
Ｇの縁部に沿って基板１の表面に形成される第１のｎ゛
型Ｓ／ＤｊＪｆ域１６と、ゲート酸化膜４及びリング状
ゲート電極５Ｇを含んで構成される縦型の電荷転送用ト
ランジスタＶ−Ｔｒの第２のＳ／Ｄｅｌ域を兼ね、該電
荷蓄積領域１２を介して電荷転送用トランジスタＶ−Ｔ
ｒと蓄積キャパシタＴＣとが基板の深さ方向に直列に接
続された構成を有している。
以下に本発明のＤＲＡＭセルを、第２図（ａｌ〜（ｈｌ
を参照しながら上記実施例の製造工程に従って更に詳細
に説明する。
を参照しながら上記実施例の製造工程に従って更に詳細
に説明する。
第２図（ａ）参照
即ち該ＤＲＡＭセルの製造に際しては、ｐ型のＳｉ基板
１を用い、先ずその表面にセル領域を画定するアイソレ
ーション用フィールド領域２を図示のような絶縁物理込
み構造あるいはＬＯＧＯ５（選択酸化）構造により形成
した後、メモリセルが形成される部分に第１の溝３を通
常のりアクティブイオンエツチング（ＲＩＥ）法等によ
り形成する。この第１の溝３は、例えば、開口寸法１．
５μｍＸ１．５μｍ、深さ２μｍ程度とする。
１を用い、先ずその表面にセル領域を画定するアイソレ
ーション用フィールド領域２を図示のような絶縁物理込
み構造あるいはＬＯＧＯ５（選択酸化）構造により形成
した後、メモリセルが形成される部分に第１の溝３を通
常のりアクティブイオンエツチング（ＲＩＥ）法等によ
り形成する。この第１の溝３は、例えば、開口寸法１．
５μｍＸ１．５μｍ、深さ２μｍ程度とする。
第２図（ｂ）参照
次いで基板ｌの表面及び第１の溝３の内面を熱酸化し、
メモリセルの転送トランジスタのゲート酸化膜４を形成
する。このゲート酸化膜４の厚さは、例えば２５０人程
変色する。
メモリセルの転送トランジスタのゲート酸化膜４を形成
する。このゲート酸化膜４の厚さは、例えば２５０人程
変色する。
続いて第１の溝３の内面上を含む該基板１上に転送用ト
ランジスタＶ−Ｔｒのゲート電極になる厚さ２５００人
程度０ポリＳｉ層５をＣＶＤ法により堆積させ、イオン
注入等により該ポリＳｉ層５に導電性を付与した後、そ
の表面に熱酸化により厚さ１０００人程度０第１のＳｉ
Ｏ□層６を形成し、その上にＣＶＤ法により厚さ１００
０人程度０第化シリコン（ＳｉｓＮｔ）層７を形成する
。
ランジスタＶ−Ｔｒのゲート電極になる厚さ２５００人
程度０ポリＳｉ層５をＣＶＤ法により堆積させ、イオン
注入等により該ポリＳｉ層５に導電性を付与した後、そ
の表面に熱酸化により厚さ１０００人程度０第１のＳｉ
Ｏ□層６を形成し、その上にＣＶＤ法により厚さ１００
０人程度０第化シリコン（ＳｉｓＮｔ）層７を形成する
。
第２図（Ｃ）参照
次いで基板１全面上にレジストやポリイミド等の有機材
料層を塗布し、第１の溝３の内部を該有機材料層８で埋
めた後＼基板表面上の該有機材料層８を除去する。この
工程は、有機材料層８にポジレジスト層を用い、全面露
光後現像を行うことによって容易に達成される。
料層を塗布し、第１の溝３の内部を該有機材料層８で埋
めた後＼基板表面上の該有機材料層８を除去する。この
工程は、有機材料層８にポジレジスト層を用い、全面露
光後現像を行うことによって容易に達成される。
次いで上記第１の溝３内に埋め込まれた有機材料層８を
マスクとして基板表面部の５ｉＪｎ層７及び第１の５ｉ
Ｏｔ層６を除去する。
マスクとして基板表面部の５ｉＪｎ層７及び第１の５ｉ
Ｏｔ層６を除去する。
第２図（ｄｌ参照
第１の溝３内の有機材料層８を除去し、次いで基板上面
に表出しているポリ８１層５上に厚さ２０００人程度０
ポリＳｉ層を選択成長させた後、溝３内のＳｉＪ、層７
をマスクにして基板表面部のポリＳｉ層の表面を熱酸化
し厚さ例えば４０００〜５０００人程度の第２のＳ変色
２層９を形成する。
に表出しているポリ８１層５上に厚さ２０００人程度０
ポリＳｉ層を選択成長させた後、溝３内のＳｉＪ、層７
をマスクにして基板表面部のポリＳｉ層の表面を熱酸化
し厚さ例えば４０００〜５０００人程度の第２のＳ変色
２層９を形成する。
次いで、熱燐酸処理等により第１の溝３内の５ｉ３Ｎ１
層７を選択的に除去する。
層７を選択的に除去する。
第２図（８１参照
次いでＣＨＦ３等のガスを用いるＲＩＢ処理により第１
の溝３底面の第１のＳｉＯ□絶縁層６を選択的に除去し
た後、（ＣＦ４＋Ｈ２）等のガスを用Ｃ）るＲＩＥ処理
により第１の溝３の底部に表出したポリＳｉ層５を選択
的に除去し、次いでその下部に表出したゲート酸化膜４
をＣＨＦ３等によるＲＩＢ処理により選択的に除去し、
該第１の溝３の底部に選択的に基板１面を表出させる。
の溝３底面の第１のＳｉＯ□絶縁層６を選択的に除去し
た後、（ＣＦ４＋Ｈ２）等のガスを用Ｃ）るＲＩＥ処理
により第１の溝３の底部に表出したポリＳｉ層５を選択
的に除去し、次いでその下部に表出したゲート酸化膜４
をＣＨＦ３等によるＲＩＢ処理により選択的に除去し、
該第１の溝３の底部に選択的に基板１面を表出させる。
第２図（ｆ）参照
次いで第２のＳｉ０２層９をマスクにして（ＣＦ４＋Ｈ
２）等のガスによるＲＩＢ処理を行い、第１の溝３の底
面に上記第２のＳｉｎ、層９の庇状突出部９Ａに整合し
た開口寸法を有する深さ例えば４μｍ（基板表面から６
μｍ）程度の第２の溝１０を形成する。
２）等のガスによるＲＩＢ処理を行い、第１の溝３の底
面に上記第２のＳｉｎ、層９の庇状突出部９Ａに整合し
た開口寸法を有する深さ例えば４μｍ（基板表面から６
μｍ）程度の第２の溝１０を形成する。
第２図（酌参照
次いで第２の溝１０の内面に硼素（Ｂ）を高濃度に導入
してｐ１型バリア領域１１を形成し、次いで燐（Ｐ）又
は砒素（Ａｓ）を高濃度に導入してｐ＋＋バリア領域１
１の表面部にｎ“型電荷蓄積領域１２を形成する。この
際の不純物導入は、ガス拡散、イオン注入、固相拡散、
等の何れかの方法を用いて行われ、ｐ゛型バリア領域１
１は例えばキャリア濃度Ｉ Ｑ ” Ｃ１１−”、深さ
５０００人程度変形成され、電荷転送用トランジスタＶ
−Ｔｒの第２のＳ／Ｄ領域を兼ねる蓄積キャパシタＴＣ
のｎ＋型重電荷蓄積領域１２例えばキャリア濃度１０”
Ｃ１１−３、深さ２０００人程度０ポ成される。
してｐ１型バリア領域１１を形成し、次いで燐（Ｐ）又
は砒素（Ａｓ）を高濃度に導入してｐ＋＋バリア領域１
１の表面部にｎ“型電荷蓄積領域１２を形成する。この
際の不純物導入は、ガス拡散、イオン注入、固相拡散、
等の何れかの方法を用いて行われ、ｐ゛型バリア領域１
１は例えばキャリア濃度Ｉ Ｑ ” Ｃ１１−”、深さ
５０００人程度変形成され、電荷転送用トランジスタＶ
−Ｔｒの第２のＳ／Ｄ領域を兼ねる蓄積キャパシタＴＣ
のｎ＋型重電荷蓄積領域１２例えばキャリア濃度１０”
Ｃ１１−３、深さ２０００人程度０ポ成される。
なお、上記ｐ゛型バリア領域１１は本発明の要旨とは直
接関係はないが、隣接キャパシタ間のバンチスルーの防
止とソフトエラー防止のためのポテンシャルバリアとし
て機能し、またｎ゛型電荷蓄積領域１２は、後に形成す
るセルプレートを信号電圧の１７２程度の電位バイアス
して誘電体層の絶縁劣化を防止し、信顛度を向上するう
えに必要な領域である。
接関係はないが、隣接キャパシタ間のバンチスルーの防
止とソフトエラー防止のためのポテンシャルバリアとし
て機能し、またｎ゛型電荷蓄積領域１２は、後に形成す
るセルプレートを信号電圧の１７２程度の電位バイアス
して誘電体層の絶縁劣化を防止し、信顛度を向上するう
えに必要な領域である。
次いで上記第２の溝１０の内面に、例えば減圧ＣＶＤ法
と熱酸化法を用いてシリコンオキシナイトライド（Ｓｉ
、Ｎ、・ＳｉＯ□）よりなる厚さ２００人程０の誘電体
層１３を形成する。この誘電体層にはＳｉ：＋Ｌ層、Ｓ
ｉＯ□層等も用いられる。
と熱酸化法を用いてシリコンオキシナイトライド（Ｓｉ
、Ｎ、・ＳｉＯ□）よりなる厚さ２００人程０の誘電体
層１３を形成する。この誘電体層にはＳｉ：＋Ｌ層、Ｓ
ｉＯ□層等も用いられる。
次いで該第２の溝ｌＯ内を導電性を有するポリＳｉで充
填し、蓄積キャパシタＴＣの対向電極となるセルプレー
ト１４を形成する。この第２の溝１０へのポリＳｔの充
填は、均一厚さのポリＳｔのデポジションと異方性エツ
チングの繰り返しによって容易に行うことができる。ま
たポリＳｔへの導電性の付与は、デポジション後にイオ
ン注入等の方法によって行われる。
填し、蓄積キャパシタＴＣの対向電極となるセルプレー
ト１４を形成する。この第２の溝１０へのポリＳｔの充
填は、均一厚さのポリＳｔのデポジションと異方性エツ
チングの繰り返しによって容易に行うことができる。ま
たポリＳｔへの導電性の付与は、デポジション後にイオ
ン注入等の方法によって行われる。
第２図（ｈ）参照
次いで該メモリセルの転送ゲートとなるポリＳｉ層５を
その上部の第２のＳｉＯ□層９と共にパターンニングし
てポリＳｉ転送ゲート５Ｇを形成し、ポリＳｔ転送ゲー
）５Ｇをマスクにして基板面にＡｓを高濃度にイオン注
入して第１のｎ０型Ｓ／Ｄ ？ｉＪＩ域１６を形成し、
次いで該基板上に第１の眉間絶縁層１９Ａを形成し、次
いで該第１の眉間絶縁層１９Ａ及び第２のＳｉ０２層９
にセルプレート配線及びワード線を接続するためのコン
タクトホール１７Ａ及び１７Ｂを形成し、次いで該基板
の全面上にセルプレート及びワード線の配線層となる厚
さ３０００人程度０タングステン層１８を形成量る。
その上部の第２のＳｉＯ□層９と共にパターンニングし
てポリＳｉ転送ゲート５Ｇを形成し、ポリＳｔ転送ゲー
）５Ｇをマスクにして基板面にＡｓを高濃度にイオン注
入して第１のｎ０型Ｓ／Ｄ ？ｉＪＩ域１６を形成し、
次いで該基板上に第１の眉間絶縁層１９Ａを形成し、次
いで該第１の眉間絶縁層１９Ａ及び第２のＳｉ０２層９
にセルプレート配線及びワード線を接続するためのコン
タクトホール１７Ａ及び１７Ｂを形成し、次いで該基板
の全面上にセルプレート及びワード線の配線層となる厚
さ３０００人程度０タングステン層１８を形成量る。
第１回出）参照
その後、公知の工程によりタングステン層１８のパター
ンニングを行ってセルプレート配線１８Ａ及びワード線
１８Ｂを形成し、次いで該基板上に眉間絶縁層１９Ｂを
形成し、層間絶縁層１９即ち１９Ａとその下部の１９Ｂ
に第１のＳ／Ｄ８Ｉ域１６を表出するコンタクトホール
２０を形成し、眉間絶縁層１９上に上記コンタクトホー
ル２０で第１のＳ／ＤＴＪ域１６に接するビット線２１
を形成し、以後、図示しない被覆絶縁膜の形成等がなさ
れて上記実施例のＤＲＡＭセルが完成する。
ンニングを行ってセルプレート配線１８Ａ及びワード線
１８Ｂを形成し、次いで該基板上に眉間絶縁層１９Ｂを
形成し、層間絶縁層１９即ち１９Ａとその下部の１９Ｂ
に第１のＳ／Ｄ８Ｉ域１６を表出するコンタクトホール
２０を形成し、眉間絶縁層１９上に上記コンタクトホー
ル２０で第１のＳ／ＤＴＪ域１６に接するビット線２１
を形成し、以後、図示しない被覆絶縁膜の形成等がなさ
れて上記実施例のＤＲＡＭセルが完成する。
第３図は本発明に係るＤＲＡＭセルの他の実施例を第１
図と同符号を用いて示したもので、前記実施例が、ワー
ド線とセルプレート配線が導電性の高いタングステン等
でビット線と直交方向に帯状に形成され、ビット線が一
つ置きの第１のＳ／Ｄ領域に接続された構造を有するの
に対し、本実施例においては、ワード線は帯状に連続す
るポリＳｉゲート電極で構成され、セルプレートがビッ
ト線のコンタクト部を除いて基板の全面上を覆い、ビッ
ト線はワード線と直交する方向に隣接する第１の５ｌＤ
Ｎ域を順次接続して配設される構造を有している。そし
て機能上は前記実施例と特に大きな違いはなか、高速化
に対してワード線抵抗が減少される前者の方が有利であ
る。従って第３図のセル形式で実用上支障のない高速性
を実現するためには、ビット線２１とは異なる第２の金
属配線層を設け、これをポリＳｉワード線（転送ゲート
電極）５Ｇと平行してその上部に配線し、適当な間隔で
ポリＳｉワード線（転送ゲート電極）５Ｇとコンタクト
させる。
図と同符号を用いて示したもので、前記実施例が、ワー
ド線とセルプレート配線が導電性の高いタングステン等
でビット線と直交方向に帯状に形成され、ビット線が一
つ置きの第１のＳ／Ｄ領域に接続された構造を有するの
に対し、本実施例においては、ワード線は帯状に連続す
るポリＳｉゲート電極で構成され、セルプレートがビッ
ト線のコンタクト部を除いて基板の全面上を覆い、ビッ
ト線はワード線と直交する方向に隣接する第１の５ｌＤ
Ｎ域を順次接続して配設される構造を有している。そし
て機能上は前記実施例と特に大きな違いはなか、高速化
に対してワード線抵抗が減少される前者の方が有利であ
る。従って第３図のセル形式で実用上支障のない高速性
を実現するためには、ビット線２１とは異なる第２の金
属配線層を設け、これをポリＳｉワード線（転送ゲート
電極）５Ｇと平行してその上部に配線し、適当な間隔で
ポリＳｉワード線（転送ゲート電極）５Ｇとコンタクト
させる。
上記実施例の説明から明らかなように、本発明に係るＤ
ＲＡＭセルは次のような特徴を持っている。即ち、 （１）蓄積キャパシタは溝側面のＭＩｓ構造を用いるた
め、深さを深く形成することによりメモリセルの占有面
積に対して十分大きな容量゛が得られる。これはトレン
チキャパシタ構造の持つ一般的な特徴である。
ＲＡＭセルは次のような特徴を持っている。即ち、 （１）蓄積キャパシタは溝側面のＭＩｓ構造を用いるた
め、深さを深く形成することによりメモリセルの占有面
積に対して十分大きな容量゛が得られる。これはトレン
チキャパシタ構造の持つ一般的な特徴である。
（２）電荷転送用トランジスタに対してセルフアライメ
ント、つまりマスク合わせ工程での相互の位置合わせな
しで、該トランジスタの直下部にトレンチキャパシタが
形成される。そのため１ビツトのメモリセルが電荷転送
用トランジスター個分の平面積内に形成でき、セル面積
が大幅に縮小される。
ント、つまりマスク合わせ工程での相互の位置合わせな
しで、該トランジスタの直下部にトレンチキャパシタが
形成される。そのため１ビツトのメモリセルが電荷転送
用トランジスター個分の平面積内に形成でき、セル面積
が大幅に縮小される。
（３）電荷転送用トランジスタがそのチャネル長方向に
沿って溝側面に縦方向に形成されるために、セルの平面
積を増やさずに深さ方向にチャネル長を容易に拡大すこ
とができ、且つトレンチキャパシタを深くして蓄積容量
を大型化しても単に縦型転送用トランジスタのＳ／Ｄ領
域の面積が縦方向に広くなるだけのことになるので短チ
ヤネル効果は防止される。
沿って溝側面に縦方向に形成されるために、セルの平面
積を増やさずに深さ方向にチャネル長を容易に拡大すこ
とができ、且つトレンチキャパシタを深くして蓄積容量
を大型化しても単に縦型転送用トランジスタのＳ／Ｄ領
域の面積が縦方向に広くなるだけのことになるので短チ
ヤネル効果は防止される。
（４）蓄積キャパシタのセルプレート電極が基板上に引
き出されるので、ここに与えるバイアス電圧をセル内の
“０”、“１”レベルの中間の値にすれば、キャパシタ
の誘電体層に印加される絶対最大電圧を論理レベルの１
／２の値に下げられ、該誘電体層の劣化が防止されてセ
ルの信顛性が向上する。
き出されるので、ここに与えるバイアス電圧をセル内の
“０”、“１”レベルの中間の値にすれば、キャパシタ
の誘電体層に印加される絶対最大電圧を論理レベルの１
／２の値に下げられ、該誘電体層の劣化が防止されてセ
ルの信顛性が向上する。
以上説明のように本発明によればセル面積を大幅に縮小
し、且つシタートチャネル効果によるセル性能の破壊を
防止し、更にキャパシタの絶縁劣化を防止して信頼度を
向上したＤＲＡＭセルが提供される。
し、且つシタートチャネル効果によるセル性能の破壊を
防止し、更にキャパシタの絶縁劣化を防止して信頼度を
向上したＤＲＡＭセルが提供される。
従って本発明は大規模化されるＤＲＡＭの高密度高集積
化に対して極めて有効である。
化に対して極めて有効である。
第１図は本発明の一実施例を模式的に示す平面図（ａｌ
及びＡ−Ａ矢視断面図（ｂ）、第２図（ａｌ〜（ｈ）は
同実施例の製造方法の工程断面図、 第３図は他の実施例を模式的に示す平面図（ａ）及びＡ
−Ａ矢視断面図中）、 図において、 １はｐ型Ｓｉ基板、 ２はフィールド領域、３は第
１の溝、 ４はゲート酸化膜、５ＧはポリＳｔ転
送ゲート、６は第１のＳｔｏ、層、７は５ｉＪａ層、
８は有機材料層、９は第２のＳｉ０２層、
１０は第２の溝、１１はｐ０型バリア領域、 １２はｎ゛型電荷蓄積領域、 １３は誘電体層、 １４はセルプレート、１６は
第１のｎ゛型 Ｓ／Ｄｆｉｌ域、１７はコンタクトホー
ル、 １８Ａはセルプレート配線、 １８Ｂはワード線、 １９は眉間絶縁層、２０はコ
ンタクトホール、２１はビット線、Ｖ−Ｔｒは縦型の電
荷転送用トランジスタ、ＴＣは溝型の蓄積キャパシタ を示す。 似）平面図 （し） Ａ−Ａ矢視ｗＴ１狛図 本発」月の一喫垢、伜」の糎弐図 笑 １ 図 実１色に７ｊＪの製巡方ミ敷の玉石］粕光図第２０ 寅範例の騙蓬方＝Ｆ、、ｏｒ工理財面函箋 ７ 図 すＸで、施イア＋４６Ｄ タ沖ムト遣ジヲ゛ヲムご）二
［ニラ［ξヒ 時ａｉ第 ７ 図 （Ｕ）平面図 第 ３ 閃 ィ芝」良オ遡１這の１場也にイＩＩＪ自び１σわ ５］
憾 Ｌ／−図 イ芝象溝遣の問題、穀Ｅ示す図 笑 ５ 図
及びＡ−Ａ矢視断面図（ｂ）、第２図（ａｌ〜（ｈ）は
同実施例の製造方法の工程断面図、 第３図は他の実施例を模式的に示す平面図（ａ）及びＡ
−Ａ矢視断面図中）、 図において、 １はｐ型Ｓｉ基板、 ２はフィールド領域、３は第
１の溝、 ４はゲート酸化膜、５ＧはポリＳｔ転
送ゲート、６は第１のＳｔｏ、層、７は５ｉＪａ層、
８は有機材料層、９は第２のＳｉ０２層、
１０は第２の溝、１１はｐ０型バリア領域、 １２はｎ゛型電荷蓄積領域、 １３は誘電体層、 １４はセルプレート、１６は
第１のｎ゛型 Ｓ／Ｄｆｉｌ域、１７はコンタクトホー
ル、 １８Ａはセルプレート配線、 １８Ｂはワード線、 １９は眉間絶縁層、２０はコ
ンタクトホール、２１はビット線、Ｖ−Ｔｒは縦型の電
荷転送用トランジスタ、ＴＣは溝型の蓄積キャパシタ を示す。 似）平面図 （し） Ａ−Ａ矢視ｗＴ１狛図 本発」月の一喫垢、伜」の糎弐図 笑 １ 図 実１色に７ｊＪの製巡方ミ敷の玉石］粕光図第２０ 寅範例の騙蓬方＝Ｆ、、ｏｒ工理財面函箋 ７ 図 すＸで、施イア＋４６Ｄ タ沖ムト遣ジヲ゛ヲムご）二
［ニラ［ξヒ 時ａｉ第 ７ 図 （Ｕ）平面図 第 ３ 閃 ィ芝」良オ遡１這の１場也にイＩＩＪ自び１σわ ５］
憾 Ｌ／−図 イ芝象溝遣の問題、穀Ｅ示す図 笑 ５ 図
Claims (1)
- 【特許請求の範囲】 半導体基板の主面から内部に向かって形成された第１
の溝の側面上に、該側面に沿ってリング状にＭＩＳ構造
のゲート電極が配設され、 該リング状ゲート電極の中空部の下部の該第１の溝の底
部に形成された基板内部に向かう第２の溝の側面及び底
面部が、蓄積キャパシタの電荷蓄積領域とされ、 該第２の溝内に誘電体層を介して埋込まれる該蓄積キャ
パシタの対向電極が、該ゲート電極の中空部を介して基
板上に導出された構造を有してなることを特徴とするダ
イナミックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030052A JPS63197371A (ja) | 1987-02-12 | 1987-02-12 | ダイナミツクランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030052A JPS63197371A (ja) | 1987-02-12 | 1987-02-12 | ダイナミツクランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197371A true JPS63197371A (ja) | 1988-08-16 |
Family
ID=12293054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030052A Pending JPS63197371A (ja) | 1987-02-12 | 1987-02-12 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457363A (ja) * | 1990-06-27 | 1992-02-25 | Nec Corp | 半導体メモリ装置 |
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
| WO2000075993A1 (en) * | 1999-06-07 | 2000-12-14 | Infineon Technologies North America Corp. | Layout and wiring scheme for memory cells with vertical transistors |
-
1987
- 1987-02-12 JP JP62030052A patent/JPS63197371A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457363A (ja) * | 1990-06-27 | 1992-02-25 | Nec Corp | 半導体メモリ装置 |
| JPH04144279A (ja) * | 1990-10-05 | 1992-05-18 | Nec Corp | Ｍｏｓ型半導体記憶装置とその製造方法。 |
| WO2000075993A1 (en) * | 1999-06-07 | 2000-12-14 | Infineon Technologies North America Corp. | Layout and wiring scheme for memory cells with vertical transistors |
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