JPS6120455A - フレ−ム信号受信装置 - Google Patents
フレ−ム信号受信装置Info
- Publication number
- JPS6120455A JPS6120455A JP14028884A JP14028884A JPS6120455A JP S6120455 A JPS6120455 A JP S6120455A JP 14028884 A JP14028884 A JP 14028884A JP 14028884 A JP14028884 A JP 14028884A JP S6120455 A JPS6120455 A JP S6120455A
- Authority
- JP
- Japan
- Prior art keywords
- unit length
- register
- counter
- area
- frame signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
- H04L13/02—Details not particular to receiver or transmitter
- H04L13/08—Intermediate storage means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、伝送路から受信される可変長のフレーム信号
を受信するためのフレーム信号受信装置に関する。
を受信するためのフレーム信号受信装置に関する。
従来技術
従来、可変長のフレーム信号を受信するためには、あら
かじめ最大フレーム長の受信バッファを複数面用意し、
受信したフレーム信号の長短に拘らず、１つの受信フレ
ーム信号を１面の受信バッファに格納するようにしてい
る。このため、短いフレーム信号が連続して受信される
ような場合には、受信バッファが有効に使用されず、ま
た受信パンファ面数の不足により、フレーム信号の再送
を必要とする回数が増大して伝送効率を低下させるとい
う欠点がある。
かじめ最大フレーム長の受信バッファを複数面用意し、
受信したフレーム信号の長短に拘らず、１つの受信フレ
ーム信号を１面の受信バッファに格納するようにしてい
る。このため、短いフレーム信号が連続して受信される
ような場合には、受信バッファが有効に使用されず、ま
た受信パンファ面数の不足により、フレーム信号の再送
を必要とする回数が増大して伝送効率を低下させるとい
う欠点がある。
上記欠点を解決するために、受信バッファを基本単位長
の複数エリアに分割し、複数の基本単位長エリアをチェ
イニングすることによって最大長フレームの受信を可能
とし、受信バッファの有効利用を行なうものもある。し
かし、この場合は、１つのチェイニング中の単位長の受
信バツフアーで、受信データがセットされなかった部分
を、次のフレーム受信のためにチェイニングし直してお
く必要がある。このため、瞬間的に短いフレーム信号が
連続して受信されるようなときには、ソフトウェアの処
理が間に合わないで、空の受信バツフアーがあるにも拘
らずフレーム信号を受信できない状態が発生するという
問題がある。
の複数エリアに分割し、複数の基本単位長エリアをチェ
イニングすることによって最大長フレームの受信を可能
とし、受信バッファの有効利用を行なうものもある。し
かし、この場合は、１つのチェイニング中の単位長の受
信バツフアーで、受信データがセットされなかった部分
を、次のフレーム受信のためにチェイニングし直してお
く必要がある。このため、瞬間的に短いフレーム信号が
連続して受信されるようなときには、ソフトウェアの処
理が間に合わないで、空の受信バツフアーがあるにも拘
らずフレーム信号を受信できない状態が発生するという
問題がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、複雑なチ
ェイニング処理を行なわないで、短いフレーム信号が連
続して受信される場合にも受信へソファを有効に使用す
ることができるフレーム信号受信装置を提供することに
ある。
ェイニング処理を行なわないで、短いフレーム信号が連
続して受信される場合にも受信へソファを有効に使用す
ることができるフレーム信号受信装置を提供することに
ある。
発明の構成
本発明のフレーム信号受信装置は、基本単位長のデータ
を格納できる複数の単位長エリアに分割された受信バッ
ファと、受信フレーム信号のバイト数をカウントするた
めのカウンタと、前記受信バッファの空エリア番号を格
納するためのファーストイン令ファーストアウト−レジ
スタと、該ファーストイン・ファーストアウト書レジス
タの出力を格納するレジスタと、前記カウンタのカウン
ト値が前記受信バッファの単位長エリアのバイト数に達
したとき又は１つの受信フレーム信号の転送を完ｒした
とき前記ファーストイン・ファーストアウト・レジスタ
に格納されている次の空エリア番号を読出して＋ｉｉｊ
記レジスタにセットする制御回路とを備えて、前記レジ
スタの出力によって肋記受信へソファの単位長エリアを
指定し前記カウンタの出力によって単位長エリア内のア
ドレスを指定することを特徴とする。
を格納できる複数の単位長エリアに分割された受信バッ
ファと、受信フレーム信号のバイト数をカウントするた
めのカウンタと、前記受信バッファの空エリア番号を格
納するためのファーストイン令ファーストアウト−レジ
スタと、該ファーストイン・ファーストアウト書レジス
タの出力を格納するレジスタと、前記カウンタのカウン
ト値が前記受信バッファの単位長エリアのバイト数に達
したとき又は１つの受信フレーム信号の転送を完ｒした
とき前記ファーストイン・ファーストアウト・レジスタ
に格納されている次の空エリア番号を読出して＋ｉｉｊ
記レジスタにセットする制御回路とを備えて、前記レジ
スタの出力によって肋記受信へソファの単位長エリアを
指定し前記カウンタの出力によって単位長エリア内のア
ドレスを指定することを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
図は、本発明の一実施例を示すブロック図である。すな
わち、受信バッファＢＵＦＦは、基本単位長のデータを
格納できる複数の単位長エリアに分割され、各単位長エ
リアの番号は、レジスタ２の出力によって指定され、単
位長エリア内のバイトアドレスはカウンタ３の出力によ
って指定される。
わち、受信バッファＢＵＦＦは、基本単位長のデータを
格納できる複数の単位長エリアに分割され、各単位長エ
リアの番号は、レジスタ２の出力によって指定され、単
位長エリア内のバイトアドレスはカウンタ３の出力によ
って指定される。
ファーストインψファーストアウトｅレジスタｌは、受
信バッファＢＵＦＦの空の単位長エリアの番号を格納す
るためのレジスタで、プロセッサＣＰυからデータバス
ＤＢによって、あらかじめ空単位長エリアの番号が順次
セットされていて、先に入力された番号を最初に出力し
て、レジスタ２にセットする。
信バッファＢＵＦＦの空の単位長エリアの番号を格納す
るためのレジスタで、プロセッサＣＰυからデータバス
ＤＢによって、あらかじめ空単位長エリアの番号が順次
セットされていて、先に入力された番号を最初に出力し
て、レジスタ２にセットする。
シリアルデータ入力端子ＩＮから入力された受信フレー
ム信号が、シリアル／パラレル変換部６によって８ピツ
）（１バイト）ずつの並列データ（バイトデータ） Ｄ
Ｔに変換されて受信バッファＢＵＦＦに供給され、受信
バッファＢ［ＩＦＦは、バイトデータＤＴを、シリアル
／パラレル変換部６から入力される有込み信号畦によっ
て、レジスタ２によって指定される単位長エリアのカウ
ンタ３によって指定される番地に書込む、単位長エリア
を例えば２５６バイトとすると、カウンタ３によって８
ビツトの下位アドレスＡＬを出力し、レジスタ２の出力
する８ビツトの１−位アドレスＡ）ｌによって空の単位
長エリアを指定することができる。カウンタ３は、１バ
イトのデータを書込むごとに、シリアル／パラレル変換
部６から入力されるカウントアツプ信号１０１によつ−
（カウントアツプされて、次の下位アドレスを指定する
。
ム信号が、シリアル／パラレル変換部６によって８ピツ
）（１バイト）ずつの並列データ（バイトデータ） Ｄ
Ｔに変換されて受信バッファＢＵＦＦに供給され、受信
バッファＢ［ＩＦＦは、バイトデータＤＴを、シリアル
／パラレル変換部６から入力される有込み信号畦によっ
て、レジスタ２によって指定される単位長エリアのカウ
ンタ３によって指定される番地に書込む、単位長エリア
を例えば２５６バイトとすると、カウンタ３によって８
ビツトの下位アドレスＡＬを出力し、レジスタ２の出力
する８ビツトの１−位アドレスＡ）ｌによって空の単位
長エリアを指定することができる。カウンタ３は、１バ
イトのデータを書込むごとに、シリアル／パラレル変換
部６から入力されるカウントアツプ信号１０１によつ−
（カウントアツプされて、次の下位アドレスを指定する
。
カウンタ３０カウント値が受信バッファＢｔｌＦＦの単
位長エリアのバイト数（２５Ｂ）に達すると、カウント
終了信号１０２によって制御回路４に通知され、制御回
路４はカウンタクリア信号１０３によってカウンタ３を
クリアすると共に、制御信号２０１によってファースト
イン−ファーストアウト中レジスタ１から次のエリア番
号（上位アドレス）を読出してレジスタ２にセットさせ
る。この動作中、制御回路４はシリアル／パラレル変換
部６にウェイト信号３０３を出力して、受信バッファ８
υＦＦへの書込みに対してウェイトをかける。なお、フ
ァーストイン・ファーストアウト書レジスタ１からデー
タが読出せない場合は、受信バッファＢＵＦＦに空エリ
アが無いことを示し、内蔵するステータスレジスタ５に
エラーをセットし、かつ信号線ＩＮＴによってプロセッ
サＣＰ［Ｉに通知する。また、シリアル／パラレル変換
部６からフレーム受信エラー信号３０２が入力されたと
きも、同様にエラーセット等の処理を行なう、なお、Ｃ
ＴＬはプロセッサＣＰＵから制御回路４への制御信号で
ある。
位長エリアのバイト数（２５Ｂ）に達すると、カウント
終了信号１０２によって制御回路４に通知され、制御回
路４はカウンタクリア信号１０３によってカウンタ３を
クリアすると共に、制御信号２０１によってファースト
イン−ファーストアウト中レジスタ１から次のエリア番
号（上位アドレス）を読出してレジスタ２にセットさせ
る。この動作中、制御回路４はシリアル／パラレル変換
部６にウェイト信号３０３を出力して、受信バッファ８
υＦＦへの書込みに対してウェイトをかける。なお、フ
ァーストイン・ファーストアウト書レジスタ１からデー
タが読出せない場合は、受信バッファＢＵＦＦに空エリ
アが無いことを示し、内蔵するステータスレジスタ５に
エラーをセットし、かつ信号線ＩＮＴによってプロセッ
サＣＰ［Ｉに通知する。また、シリアル／パラレル変換
部６からフレーム受信エラー信号３０２が入力されたと
きも、同様にエラーセット等の処理を行なう、なお、Ｃ
ＴＬはプロセッサＣＰＵから制御回路４への制御信号で
ある。
また、１フレームの受信が終了したときは、シリアル／
パラレル変換部６からフレーム受信終了信号３０１を制
御回路４に出力し、制御回路４はカウンタクリア信号１
０３によってカウンタ３をクリアし、制御信号２０１に
よってファーストイン拳ファーストアウトｅレジスタ１
から次の空エリア番号（上位アドレス）を読出してレジ
スタ２にセットすると共に、信号線ＩＮＴによってプロ
セッサＣＰＵにフレーム信号の受信終了およびフレーム
長を報告する。ファーストイン・ファーストアウトレジ
スタｌに格納された空エリア番号が無いときは、受信バ
ッファＢＵＦＦが満杯で受信バッファ面が得られないこ
とを示し、この間においては、受信フレームは無視され
る。ファーストインｅファーストアウトΦレジスタｌと
、レジスタ２と、カウンタ３と、制御回路４と、シリア
ル／パラレル変換部６とで、フレーム受信部ＲＸを構成
している。
パラレル変換部６からフレーム受信終了信号３０１を制
御回路４に出力し、制御回路４はカウンタクリア信号１
０３によってカウンタ３をクリアし、制御信号２０１に
よってファーストイン拳ファーストアウトｅレジスタ１
から次の空エリア番号（上位アドレス）を読出してレジ
スタ２にセットすると共に、信号線ＩＮＴによってプロ
セッサＣＰＵにフレーム信号の受信終了およびフレーム
長を報告する。ファーストイン・ファーストアウトレジ
スタｌに格納された空エリア番号が無いときは、受信バ
ッファＢＵＦＦが満杯で受信バッファ面が得られないこ
とを示し、この間においては、受信フレームは無視され
る。ファーストインｅファーストアウトΦレジスタｌと
、レジスタ２と、カウンタ３と、制御回路４と、シリア
ル／パラレル変換部６とで、フレーム受信部ＲＸを構成
している。
プロセッサＣＰｕは、制御回路４からの報告によってフ
レームの受信されたこと、および使用された受信バッフ
ァＢＵＦＦの単位長エリア数を知り、また、使用された
単位長エリア番号はあらかじめファーストイン・ファー
ストアウト・レジスタｌにセットした番号を記憶させた
内部メモリを参照して知ることが可能である。
レームの受信されたこと、および使用された受信バッフ
ァＢＵＦＦの単位長エリア数を知り、また、使用された
単位長エリア番号はあらかじめファーストイン・ファー
ストアウト・レジスタｌにセットした番号を記憶させた
内部メモリを参照して知ることが可能である。
そして、受信フレーム信号に対して所定の処理を行ない
、処理終了後不要となった単位長エリアの番号を再びフ
ァーストイン・ファーストアウトレジスタ１にセットす
る。
、処理終了後不要となった単位長エリアの番号を再びフ
ァーストイン・ファーストアウトレジスタ１にセットす
る。
本実施例では、複雑なチェイニング処理を行なうことな
く、可変長のフレーム信号を受信することが可能であり
、受信バッファ８ＵＦＦが効率的に使用されてフレーム
信号の受信不能によるフレーム再送回数を減少させるこ
とができるという効果がある。
く、可変長のフレーム信号を受信することが可能であり
、受信バッファ８ＵＦＦが効率的に使用されてフレーム
信号の受信不能によるフレーム再送回数を減少させるこ
とができるという効果がある。
発明の効果
以上のように、本発明においては、受信バッファを基本
単位長ごとの複数の単位長エリアに区切って、空の単位
長エリアの番号をファーストイン・ファーストアウト・
レジスタにセットしておき、受信フレーム信号のバイト
数をカウントするカウンタによって前記単位長エリア内
のアドレスを指定し、該カウンタの値が前記単位長エリ
アのバイト数に達したとき前記ファーストインｅファー
ストアウト・レジスタから次の空エリア番号を読出して
、該番号によって指定された単位長エリアに受信フレー
ム信号を引続いて書込むように構成したから、複雑なチ
ェイン処理を行なわない噛で、任意長の可変フレーム信
号を受信することが可能であり、また、短いフレーム信
号が連続して受信されるような場合においても受信バッ
ファを侑効に使用し、受信バッファの不足によるフレー
ムの再送回数を減少させることができるという効果があ
る。
単位長ごとの複数の単位長エリアに区切って、空の単位
長エリアの番号をファーストイン・ファーストアウト・
レジスタにセットしておき、受信フレーム信号のバイト
数をカウントするカウンタによって前記単位長エリア内
のアドレスを指定し、該カウンタの値が前記単位長エリ
アのバイト数に達したとき前記ファーストインｅファー
ストアウト・レジスタから次の空エリア番号を読出して
、該番号によって指定された単位長エリアに受信フレー
ム信号を引続いて書込むように構成したから、複雑なチ
ェイン処理を行なわない噛で、任意長の可変フレーム信
号を受信することが可能であり、また、短いフレーム信
号が連続して受信されるような場合においても受信バッ
ファを侑効に使用し、受信バッファの不足によるフレー
ムの再送回数を減少させることができるという効果があ
る。
図は本発明の一実施例を示すブロック図である。
図において、１：ファーストモノ書ファーストアウトｅ
レジスタ、２：レジスタ、３：カウンタ、４：制御回路
、５ニステータスレジスタ、６：シリアル／パラレル変
換部、１０１：カウントアツプ信号、１０２：カウント
終了信号、１０３：カウンタクリア信号、２０１：制御
信号、３０１：フレーム受信路ｒ信号、３０２：フレー
ム受信エラー信号、３０３−ウェイト信号、ＢＵＦＦ
：受信バッファ、ＡＨ：上位アドレス、＾Ｌ−下位アド
レス、ＤＴ：へイトデータ、ＷＲ＋書込み信号、ＤＢ：
データへス、ＩＮＴ ：信号線、ＩＮ＝シリアルデータ
入力端子、 ＣＰＵ：プロセッサ、ＲＸ°フレーム受イ
ｉ：＋部。
レジスタ、２：レジスタ、３：カウンタ、４：制御回路
、５ニステータスレジスタ、６：シリアル／パラレル変
換部、１０１：カウントアツプ信号、１０２：カウント
終了信号、１０３：カウンタクリア信号、２０１：制御
信号、３０１：フレーム受信路ｒ信号、３０２：フレー
ム受信エラー信号、３０３−ウェイト信号、ＢＵＦＦ
：受信バッファ、ＡＨ：上位アドレス、＾Ｌ−下位アド
レス、ＤＴ：へイトデータ、ＷＲ＋書込み信号、ＤＢ：
データへス、ＩＮＴ ：信号線、ＩＮ＝シリアルデータ
入力端子、 ＣＰＵ：プロセッサ、ＲＸ°フレーム受イ
ｉ：＋部。
Claims (1)
- 基本単位長のデータを格納できる複数の単位長エリアに
分割された受信バッファと、受信フレーム信号のバイト
数をカウントするためのカウンタと、前記受信バッファ
の空エリア番号を格納するためのファーストイン・ファ
ーストアウト・レジスタと、該ファーストイン・ファー
ストアウト・レジスタの出力を格納するレジスタと、前
記カウンタのカウント値が前記受信バッファの単位長エ
リアのバイト数に達したとき又は１つの受信フレーム信
号の転送を完了したとき前記ファーストイン・ファース
トアウト・レジスタに格納されている次の空エリア番号
を読出して前記レジスタにセットする制御回路とを備え
て、前記レジスタの出力によつて前記受信バッファの単
位長エリアを指定し前記カウンタの出力によつて単位長
エリア内のアドレスを指定することを特徴とするフレー
ム信号受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14028884A JPS6120455A (ja) | 1984-07-06 | 1984-07-06 | フレ−ム信号受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14028884A JPS6120455A (ja) | 1984-07-06 | 1984-07-06 | フレ−ム信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120455A true JPS6120455A (ja) | 1986-01-29 |
Family
ID=15265296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14028884A Pending JPS6120455A (ja) | 1984-07-06 | 1984-07-06 | フレ−ム信号受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120455A (ja) |
-
1984
- 1984-07-06 JP JP14028884A patent/JPS6120455A/ja active Pending
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