JPH04306755A - Ｆｉｆｏバッファ装置 - Google Patents
Ｆｉｆｏバッファ装置Info
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- JPH04306755A JPH04306755A JP3070889A JP7088991A JPH04306755A JP H04306755 A JPH04306755 A JP H04306755A JP 3070889 A JP3070889 A JP 3070889A JP 7088991 A JP7088991 A JP 7088991A JP H04306755 A JPH04306755 A JP H04306755A
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- 238000004891 communication Methods 0.000 abstract description 6
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000001174 ascending effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 101000610557 Homo sapiens U4/U6 small nuclear ribonucleoprotein Prp31 Proteins 0.000 description 1
- 101001109965 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 60S ribosomal protein L7-A Proteins 0.000 description 1
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は非同期に動作するマルチ
プロセッサ間でデータ通信を行なうためのＦＩＦＯバッ
ファ装置に関する。
プロセッサ間でデータ通信を行なうためのＦＩＦＯバッ
ファ装置に関する。
【０００２】
【従来の技術】図２は従来のＦＩＦＯ（先入れ先出し
Ｆｉｒｓｔ Ｉｎ Ｆｉｒｔ Ｏｕｔ）バッファ装置の
構成例を示す。図２中の１００はＦＩＦＯバッファ装置
、１０１、１０２はそれぞれ、マイクロプロセッサ等で
構成され、ＦＩＦＯバッファ装置１００にデータを書込
むライト側制御部と、データを読出すリード側制御部で
ある。ＦＩＦＯバッファ装置１００は、書込み側と読出
し側とを別々に持ち、非同期にリードアクセス，ライト
アクセスが可能な、デュアルポートメモリ部（以降メモ
リ部）１１０、メモリ部１１０へのライトアドレスを指
定するためのライトポインタ（以降ＷＰ）１１１、リー
ドアドレスを指定するリードポインタ（以降ＲＰ）１１
２、加算器１１３、および、比較器１１４から構成され
る。
Ｆｉｒｓｔ Ｉｎ Ｆｉｒｔ Ｏｕｔ）バッファ装置の
構成例を示す。図２中の１００はＦＩＦＯバッファ装置
、１０１、１０２はそれぞれ、マイクロプロセッサ等で
構成され、ＦＩＦＯバッファ装置１００にデータを書込
むライト側制御部と、データを読出すリード側制御部で
ある。ＦＩＦＯバッファ装置１００は、書込み側と読出
し側とを別々に持ち、非同期にリードアクセス，ライト
アクセスが可能な、デュアルポートメモリ部（以降メモ
リ部）１１０、メモリ部１１０へのライトアドレスを指
定するためのライトポインタ（以降ＷＰ）１１１、リー
ドアドレスを指定するリードポインタ（以降ＲＰ）１１
２、加算器１１３、および、比較器１１４から構成され
る。
【０００３】以下、理解を容易にするためにライト側制
御部１０１、および、リード側制御部１０２は、８ビッ
ト幅のデータを取扱うものとし、メモリ部１１０の最大
記憶データ数（以下、深さと呼ぶ）を４０９６ワードと
する。したがって、ＷＰ１１１、および、ＲＰ１１２に
より出力される、メモリ部１１０のアドレス幅は１２ビ
ットとなる。
御部１０１、および、リード側制御部１０２は、８ビッ
ト幅のデータを取扱うものとし、メモリ部１１０の最大
記憶データ数（以下、深さと呼ぶ）を４０９６ワードと
する。したがって、ＷＰ１１１、および、ＲＰ１１２に
より出力される、メモリ部１１０のアドレス幅は１２ビ
ットとなる。
【０００４】ＷＰ１１１は、ライト側制御部１０１から
メモリ部１１０にデータを書込む時の選択信号１２８で
アクティベートされ、ライト信号１２２により、初期出
力を“０００ｈ（１６進数、以下同様）”として順次カ
ウントアップされるリングタイプのアップカウンタより
構成され、その出力は、ライト側制御部１０１からのデ
ータをメモリ部１１０に保持するアドレスとして使用さ
れる。したがって、ライト側制御部１０１からのデータ
バス１２０を介した書込みデータは、メモリ部１１０に
下位アドレスから昇順に保持されて行く。なお、ＷＰ１
１１は、メモリ部１１０への最初のライトアクセスの前
に、ライト側制御部１０１からリセットされ、その出力
は“０００ｈ”となっている。ＷＰ１１１は最大値“Ｆ
ＦＦｈ”までカウントアップした後に、次の更新クロッ
クで、その出力は再び“０００ｈ”となり回転する。し
たがって、メモリ部１１０の深さを４０９６ワードとし
た本従来例では、ＷＰ１１１の出力は、ライト側制御部
１０１のデータ書込み回数Ｍ−４０９６ｍ（ｍ：ＷＰの
回転回数、つまり、０００ｈ→ＦＦＦｈ→０００ｈまで
の回数）の値を示している。ＲＰ１１２は、ＷＰ１１１
と同様なアップカウンタにより構成され、リード側制御
部１０２が、メモリ部１１０からデータを読出すときの
選択信号１２９によりアクティベートされ、リード信号
１２３により、初期出力を“０００ｈ”として順次カウ
ントアップする。その出力は、リード側制御部１０２が
、メモリ部１１０に保持されているデータを読出すアド
レスとして使用され、リード側制御部１０２のリードア
クセスにより、メモリ部１１０に保持されたデータが、
下位アドレスより昇順にデータバス１２１に出力される
。なお、ＷＰ１１１と同様に、ＲＰ１１２は、メモリ部
１１０への最初のリードアクセスの前にリード側制御部
１０２からリセットされ、その出力は“０００ｈ”とな
っている。ＲＰ１１２は、最大値“ＦＦＦｈ”までカウ
ントアップした後に、次の更新クロックが来ると、その
出力はまた“０００ｈ”となる。したがって、ＲＰ１１
２の出力は、リード側制御部１０２のメモリ部１１０か
らのデータ読出し回数Ｎ−４０９６ｎ（ｎ：ＲＰの回転
回数、ｍ−１≦ｎ≦ｍ）の値を示している。
メモリ部１１０にデータを書込む時の選択信号１２８で
アクティベートされ、ライト信号１２２により、初期出
力を“０００ｈ（１６進数、以下同様）”として順次カ
ウントアップされるリングタイプのアップカウンタより
構成され、その出力は、ライト側制御部１０１からのデ
ータをメモリ部１１０に保持するアドレスとして使用さ
れる。したがって、ライト側制御部１０１からのデータ
バス１２０を介した書込みデータは、メモリ部１１０に
下位アドレスから昇順に保持されて行く。なお、ＷＰ１
１１は、メモリ部１１０への最初のライトアクセスの前
に、ライト側制御部１０１からリセットされ、その出力
は“０００ｈ”となっている。ＷＰ１１１は最大値“Ｆ
ＦＦｈ”までカウントアップした後に、次の更新クロッ
クで、その出力は再び“０００ｈ”となり回転する。し
たがって、メモリ部１１０の深さを４０９６ワードとし
た本従来例では、ＷＰ１１１の出力は、ライト側制御部
１０１のデータ書込み回数Ｍ−４０９６ｍ（ｍ：ＷＰの
回転回数、つまり、０００ｈ→ＦＦＦｈ→０００ｈまで
の回数）の値を示している。ＲＰ１１２は、ＷＰ１１１
と同様なアップカウンタにより構成され、リード側制御
部１０２が、メモリ部１１０からデータを読出すときの
選択信号１２９によりアクティベートされ、リード信号
１２３により、初期出力を“０００ｈ”として順次カウ
ントアップする。その出力は、リード側制御部１０２が
、メモリ部１１０に保持されているデータを読出すアド
レスとして使用され、リード側制御部１０２のリードア
クセスにより、メモリ部１１０に保持されたデータが、
下位アドレスより昇順にデータバス１２１に出力される
。なお、ＷＰ１１１と同様に、ＲＰ１１２は、メモリ部
１１０への最初のリードアクセスの前にリード側制御部
１０２からリセットされ、その出力は“０００ｈ”とな
っている。ＲＰ１１２は、最大値“ＦＦＦｈ”までカウ
ントアップした後に、次の更新クロックが来ると、その
出力はまた“０００ｈ”となる。したがって、ＲＰ１１
２の出力は、リード側制御部１０２のメモリ部１１０か
らのデータ読出し回数Ｎ−４０９６ｎ（ｎ：ＲＰの回転
回数、ｍ−１≦ｎ≦ｍ）の値を示している。
【０００５】したがって、ＷＰ１１１の出力１２４（Ｍ
−４０９６ｍ）とＲＰ１１２の出力１２５（Ｎ−４０９
６ｎ）に加算器１１３で（＋１）した（Ｎ−１−４０９
６ｎ）とを比較器１１４で比較し、一致を検出した場合
、メモリ部１１０は、リード側制御部１０２からの読出
し待ちの有効データでフル状態であることとなり、フル
信号１３０でリード側制御部１０２に通知される。
−４０９６ｍ）とＲＰ１１２の出力１２５（Ｎ−４０９
６ｎ）に加算器１１３で（＋１）した（Ｎ−１−４０９
６ｎ）とを比較器１１４で比較し、一致を検出した場合
、メモリ部１１０は、リード側制御部１０２からの読出
し待ちの有効データでフル状態であることとなり、フル
信号１３０でリード側制御部１０２に通知される。
【０００６】
【発明が解決しようとする課題】上述のような従来のＦ
ＩＦＯバッファ装置においては、ＦＩＦＯバッファ装置
のフル状態を知ることは可能であった。しかし、半導体
技術の向上に伴いＦＩＦＯバッファの容量が大きくなっ
てきたため、フル状態になるためのデータ量が大きくな
ってきている。このため、ＦＩＦＯバッファがフルにな
るまで読出しを待っていてはデータ通信の即時性が損な
われるようになってきた。このため、有意データの書込
み終了直後に、その旨を読出し側プロセッサに通知する
方法が求められていた。
ＩＦＯバッファ装置においては、ＦＩＦＯバッファ装置
のフル状態を知ることは可能であった。しかし、半導体
技術の向上に伴いＦＩＦＯバッファの容量が大きくなっ
てきたため、フル状態になるためのデータ量が大きくな
ってきている。このため、ＦＩＦＯバッファがフルにな
るまで読出しを待っていてはデータ通信の即時性が損な
われるようになってきた。このため、有意データの書込
み終了直後に、その旨を読出し側プロセッサに通知する
方法が求められていた。
【０００７】本発明は上記課題を解決するもので、有意
データの書込み終了直後に終了を読出し側プロセッサに
通知する通信効率のよいＦＩＦＯバッファ装置を提供す
ることを目的としている。
データの書込み終了直後に終了を読出し側プロセッサに
通知する通信効率のよいＦＩＦＯバッファ装置を提供す
ることを目的としている。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、ライト側制御部よりの書込みデータで連続
的に発生し難い複数のデータを設定できる１個以上のレ
ジスタを設け、前記各レジスタの設定内容とメモリ部へ
のライト側制御部からの書込みデータとを比較し、各レ
ジスタの内容と連続して一致を検出した場合に、リード
側制御部に対しその旨を通知する構成を有する。
するために、ライト側制御部よりの書込みデータで連続
的に発生し難い複数のデータを設定できる１個以上のレ
ジスタを設け、前記各レジスタの設定内容とメモリ部へ
のライト側制御部からの書込みデータとを比較し、各レ
ジスタの内容と連続して一致を検出した場合に、リード
側制御部に対しその旨を通知する構成を有する。
【０００９】
【作用】上記の構成により本発明は、大容量ＦＩＦＯバ
ッファがフル状態になる前でも、ライト側制御部からの
有効データの書込み終了直後にリード側制御部がその旨
を知ることができる。
ッファがフル状態になる前でも、ライト側制御部からの
有効データの書込み終了直後にリード側制御部がその旨
を知ることができる。
【００１０】
【実施例】以下、本発明を図面を参照しながら説明する
。図１は、本発明の一実施例のＦＩＦＯバッファ装置の
構成を示すブロック図である。図１中の２００はＦＩＦ
Ｏバッファ装置、２０１はライト側制御部、２０２はリ
ード側制御部を示す。ライト側制御部２０１とリード側
制御部２０２は前述の従来例同様に、マイクロプロセッ
サ等により構成される。ＦＩＦＯバッファ装置２００は
、従来例と同様の、メモリ部２１０、ＷＰ２１１、ＲＰ
２１２、加算器２１３、および比較器２１４、に加えて
、第１のレジスタ２１５と第１の比較器２１７および第
２のレジスタ２１６と第２の比較器２１８から構成され
る。
。図１は、本発明の一実施例のＦＩＦＯバッファ装置の
構成を示すブロック図である。図１中の２００はＦＩＦ
Ｏバッファ装置、２０１はライト側制御部、２０２はリ
ード側制御部を示す。ライト側制御部２０１とリード側
制御部２０２は前述の従来例同様に、マイクロプロセッ
サ等により構成される。ＦＩＦＯバッファ装置２００は
、従来例と同様の、メモリ部２１０、ＷＰ２１１、ＲＰ
２１２、加算器２１３、および比較器２１４、に加えて
、第１のレジスタ２１５と第１の比較器２１７および第
２のレジスタ２１６と第２の比較器２１８から構成され
る。
【００１１】ＷＰ２１１、ＲＰ２１２、加算器２１３、
比較器２１４は従来例同様に構成され、メモリ部２１０
がフル状態になった場合にリード側制御部２０２にフル
信号２３２でその旨通知する。
比較器２１４は従来例同様に構成され、メモリ部２１０
がフル状態になった場合にリード側制御部２０２にフル
信号２３２でその旨通知する。
【００１２】また、ライト側制御部２０１より、選択信
号２３０、および、２３１により、第１のレジスタ２１
５、および、第２のレジスタ２１６内にメモリ部２１０
へ書込む有意データ列で連続して発生し難い任意のデー
タを設定し、ライト側制御部２０１からのメモリ部２１
０への書込みデータと第１のレジスタ２１５に設定され
た値とを第１の比較器２１７にて比較し、その比較結果
が一致した際に次の書込みデータがあるまでその比較出
力である一致信号２３３は有効状態を保つ。一致信号２
３３はその有効状態で第２の比較器２１８をアクティブ
状態とし、第２のレジスタ２１６に設定されたれデータ
と、第１の比較器２１７で比較されたれデータの直後の
ライト側制御部２０１からの書込みデータとを第２の比
較器２１８で比較し、両データの一致を検出した際に、
その結果を有効データ書込み終了の通知信号となる一致
信号２３４で、リード側制御部２０２へ通知する。ライ
ト側制御部２０１は、有意のデータ列をメモリ部２１０
に書込み終了した直後に、第１のレジスタ２１５に設定
した値を、更にその直後に、第２のレジスタ２１６に設
定したデータを書込むデータ列プロトコルをとる。
号２３０、および、２３１により、第１のレジスタ２１
５、および、第２のレジスタ２１６内にメモリ部２１０
へ書込む有意データ列で連続して発生し難い任意のデー
タを設定し、ライト側制御部２０１からのメモリ部２１
０への書込みデータと第１のレジスタ２１５に設定され
た値とを第１の比較器２１７にて比較し、その比較結果
が一致した際に次の書込みデータがあるまでその比較出
力である一致信号２３３は有効状態を保つ。一致信号２
３３はその有効状態で第２の比較器２１８をアクティブ
状態とし、第２のレジスタ２１６に設定されたれデータ
と、第１の比較器２１７で比較されたれデータの直後の
ライト側制御部２０１からの書込みデータとを第２の比
較器２１８で比較し、両データの一致を検出した際に、
その結果を有効データ書込み終了の通知信号となる一致
信号２３４で、リード側制御部２０２へ通知する。ライ
ト側制御部２０１は、有意のデータ列をメモリ部２１０
に書込み終了した直後に、第１のレジスタ２１５に設定
した値を、更にその直後に、第２のレジスタ２１６に設
定したデータを書込むデータ列プロトコルをとる。
【００１３】このように本発明の実施例のＦＩＦＯバッ
ファ装置によれば、リード側制御部２０２は、メモリ部
２１０内が有意データでフル状態となるまで待つことな
く、ライト側制御部２０１の有意データ列のメモリ部２
１０への書込み終了直後に、１つの有意データ列の書込
み終了を知ることができ、ライト側制御部２０１とリー
ド側制御部２０２の両プロセッサ間の通信効率の向上が
図れる。
ファ装置によれば、リード側制御部２０２は、メモリ部
２１０内が有意データでフル状態となるまで待つことな
く、ライト側制御部２０１の有意データ列のメモリ部２
１０への書込み終了直後に、１つの有意データ列の書込
み終了を知ることができ、ライト側制御部２０１とリー
ド側制御部２０２の両プロセッサ間の通信効率の向上が
図れる。
【００１４】なお、ライト制御部２０１の有意書込みデ
ータにレジスタ２１５、および、２１６に設定したデー
タと同じデータが連続的に発生する場合も有り得るが、
リード側制御部２０２にて、有意データ列内のデータか
、書込み終了通知データかを判断することにより、デー
タの透過性は維持できる。
ータにレジスタ２１５、および、２１６に設定したデー
タと同じデータが連続的に発生する場合も有り得るが、
リード側制御部２０２にて、有意データ列内のデータか
、書込み終了通知データかを判断することにより、デー
タの透過性は維持できる。
【００１５】また本実施例では、比較用設定レジスタ、
および、比較器を２組で構成したが、その数を限定する
ものではなく、数の増加に伴い、一致信号の書込み終了
通知としての信頼性が向上する。また、データ保持のメ
モリにデュアルポート構成のＲＡＭを使用したが、シン
グルポート構成のＲＡＭを、ライト側制御部とリード側
制御部で時分割に使用しても、本発明の効果に何ら影響
を与えない。
および、比較器を２組で構成したが、その数を限定する
ものではなく、数の増加に伴い、一致信号の書込み終了
通知としての信頼性が向上する。また、データ保持のメ
モリにデュアルポート構成のＲＡＭを使用したが、シン
グルポート構成のＲＡＭを、ライト側制御部とリード側
制御部で時分割に使用しても、本発明の効果に何ら影響
を与えない。
【００１６】
【発明の効果】以上の実施例から明らかなように、本発
明のよればリード側制御部は、メモリ部がフル状態にな
るのを待たずに、ライト側制御部の有意データ列の書込
み終了直後に、有意データ列の読出し可能を知ることが
でき、大容量ＦＩＦＯバッファを用いて短いデータ列の
データ通信を行っても、その通信到達効率がよいＦＩＦ
Ｏバッファ装置を提供できる。
明のよればリード側制御部は、メモリ部がフル状態にな
るのを待たずに、ライト側制御部の有意データ列の書込
み終了直後に、有意データ列の読出し可能を知ることが
でき、大容量ＦＩＦＯバッファを用いて短いデータ列の
データ通信を行っても、その通信到達効率がよいＦＩＦ
Ｏバッファ装置を提供できる。
【図１】本発明の一実施例のＦＩＦＯバッファ装置の構
成を示すブロック図
成を示すブロック図
【図２】従来のＦＩＦＯバッファ装置の構成を示すブロ
ック図
ック図
２１０ デュアルポートＲＡＭ
２１５ レジスタ
２１６ レジスタ
２１７ 比較器
２１８ 比較器
Claims (1)
- 【請求項１】 書込み側プロセッサから読み出し側プ
ロセッサへ送るデータを一時保持するメモリ手段と、設
定データを保持する１個以上のレジスタ手段と、前記書
込み側プロセッサから前記メモリ手段に書込むデータと
前記レジスタ手段に保持された前記設定データとを比較
する比較手段を備え、比較結果の一致を前記読出し側プ
ロセッサに通知するＦＩＦＯバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070889A JPH04306755A (ja) | 1991-04-03 | 1991-04-03 | Ｆｉｆｏバッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070889A JPH04306755A (ja) | 1991-04-03 | 1991-04-03 | Ｆｉｆｏバッファ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04306755A true JPH04306755A (ja) | 1992-10-29 |
Family
ID=13444548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070889A Pending JPH04306755A (ja) | 1991-04-03 | 1991-04-03 | Ｆｉｆｏバッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04306755A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760836A (en) * | 1996-08-22 | 1998-06-02 | International Business Machines Corporation | FIFO feedback and control for digital video encoder |
| US6154407A (en) * | 1998-04-24 | 2000-11-28 | Oki Electric Industry Co., Ltd. | First in first out memory circuit |
-
1991
- 1991-04-03 JP JP3070889A patent/JPH04306755A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760836A (en) * | 1996-08-22 | 1998-06-02 | International Business Machines Corporation | FIFO feedback and control for digital video encoder |
| US6154407A (en) * | 1998-04-24 | 2000-11-28 | Oki Electric Industry Co., Ltd. | First in first out memory circuit |
| US6191993B1 (en) | 1998-04-24 | 2001-02-20 | Kenjiro Matoba | First in first out memory circuit |
| US6252815B1 (en) | 1998-04-24 | 2001-06-26 | Oki Electric Industry Co., Ltd. | First in first out memory circuit |
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