JPH04306755A - Fifoバッファ装置 - Google Patents
Fifoバッファ装置Info
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- JPH04306755A JPH04306755A JP3070889A JP7088991A JPH04306755A JP H04306755 A JPH04306755 A JP H04306755A JP 3070889 A JP3070889 A JP 3070889A JP 7088991 A JP7088991 A JP 7088991A JP H04306755 A JPH04306755 A JP H04306755A
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- 238000004891 communication Methods 0.000 abstract description 6
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 abstract 1
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- 230000001174 ascending effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 101000610557 Homo sapiens U4/U6 small nuclear ribonucleoprotein Prp31 Proteins 0.000 description 1
- 101001109965 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 60S ribosomal protein L7-A Proteins 0.000 description 1
- 101001109960 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 60S ribosomal protein L7-B Proteins 0.000 description 1
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Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は非同期に動作するマルチ
プロセッサ間でデータ通信を行なうためのFIFOバッ
ファ装置に関する。
プロセッサ間でデータ通信を行なうためのFIFOバッ
ファ装置に関する。
【0002】
【従来の技術】図2は従来のFIFO(先入れ先出し
First In Firt Out)バッファ装置の
構成例を示す。図2中の100はFIFOバッファ装置
、101、102はそれぞれ、マイクロプロセッサ等で
構成され、FIFOバッファ装置100にデータを書込
むライト側制御部と、データを読出すリード側制御部で
ある。FIFOバッファ装置100は、書込み側と読出
し側とを別々に持ち、非同期にリードアクセス,ライト
アクセスが可能な、デュアルポートメモリ部(以降メモ
リ部)110、メモリ部110へのライトアドレスを指
定するためのライトポインタ(以降WP)111、リー
ドアドレスを指定するリードポインタ(以降RP)11
2、加算器113、および、比較器114から構成され
る。
First In Firt Out)バッファ装置の
構成例を示す。図2中の100はFIFOバッファ装置
、101、102はそれぞれ、マイクロプロセッサ等で
構成され、FIFOバッファ装置100にデータを書込
むライト側制御部と、データを読出すリード側制御部で
ある。FIFOバッファ装置100は、書込み側と読出
し側とを別々に持ち、非同期にリードアクセス,ライト
アクセスが可能な、デュアルポートメモリ部(以降メモ
リ部)110、メモリ部110へのライトアドレスを指
定するためのライトポインタ(以降WP)111、リー
ドアドレスを指定するリードポインタ(以降RP)11
2、加算器113、および、比較器114から構成され
る。
【0003】以下、理解を容易にするためにライト側制
御部101、および、リード側制御部102は、8ビッ
ト幅のデータを取扱うものとし、メモリ部110の最大
記憶データ数(以下、深さと呼ぶ)を4096ワードと
する。したがって、WP111、および、RP112に
より出力される、メモリ部110のアドレス幅は12ビ
ットとなる。
御部101、および、リード側制御部102は、8ビッ
ト幅のデータを取扱うものとし、メモリ部110の最大
記憶データ数(以下、深さと呼ぶ)を4096ワードと
する。したがって、WP111、および、RP112に
より出力される、メモリ部110のアドレス幅は12ビ
ットとなる。
【0004】WP111は、ライト側制御部101から
メモリ部110にデータを書込む時の選択信号128で
アクティベートされ、ライト信号122により、初期出
力を“000h(16進数、以下同様)”として順次カ
ウントアップされるリングタイプのアップカウンタより
構成され、その出力は、ライト側制御部101からのデ
ータをメモリ部110に保持するアドレスとして使用さ
れる。したがって、ライト側制御部101からのデータ
バス120を介した書込みデータは、メモリ部110に
下位アドレスから昇順に保持されて行く。なお、WP1
11は、メモリ部110への最初のライトアクセスの前
に、ライト側制御部101からリセットされ、その出力
は“000h”となっている。WP111は最大値“F
FFh”までカウントアップした後に、次の更新クロッ
クで、その出力は再び“000h”となり回転する。し
たがって、メモリ部110の深さを4096ワードとし
た本従来例では、WP111の出力は、ライト側制御部
101のデータ書込み回数M−4096m(m:WPの
回転回数、つまり、000h→FFFh→000hまで
の回数)の値を示している。RP112は、WP111
と同様なアップカウンタにより構成され、リード側制御
部102が、メモリ部110からデータを読出すときの
選択信号129によりアクティベートされ、リード信号
123により、初期出力を“000h”として順次カウ
ントアップする。その出力は、リード側制御部102が
、メモリ部110に保持されているデータを読出すアド
レスとして使用され、リード側制御部102のリードア
クセスにより、メモリ部110に保持されたデータが、
下位アドレスより昇順にデータバス121に出力される
。なお、WP111と同様に、RP112は、メモリ部
110への最初のリードアクセスの前にリード側制御部
102からリセットされ、その出力は“000h”とな
っている。RP112は、最大値“FFFh”までカウ
ントアップした後に、次の更新クロックが来ると、その
出力はまた“000h”となる。したがって、RP11
2の出力は、リード側制御部102のメモリ部110か
らのデータ読出し回数N−4096n(n:RPの回転
回数、m−1≦n≦m)の値を示している。
メモリ部110にデータを書込む時の選択信号128で
アクティベートされ、ライト信号122により、初期出
力を“000h(16進数、以下同様)”として順次カ
ウントアップされるリングタイプのアップカウンタより
構成され、その出力は、ライト側制御部101からのデ
ータをメモリ部110に保持するアドレスとして使用さ
れる。したがって、ライト側制御部101からのデータ
バス120を介した書込みデータは、メモリ部110に
下位アドレスから昇順に保持されて行く。なお、WP1
11は、メモリ部110への最初のライトアクセスの前
に、ライト側制御部101からリセットされ、その出力
は“000h”となっている。WP111は最大値“F
FFh”までカウントアップした後に、次の更新クロッ
クで、その出力は再び“000h”となり回転する。し
たがって、メモリ部110の深さを4096ワードとし
た本従来例では、WP111の出力は、ライト側制御部
101のデータ書込み回数M−4096m(m:WPの
回転回数、つまり、000h→FFFh→000hまで
の回数)の値を示している。RP112は、WP111
と同様なアップカウンタにより構成され、リード側制御
部102が、メモリ部110からデータを読出すときの
選択信号129によりアクティベートされ、リード信号
123により、初期出力を“000h”として順次カウ
ントアップする。その出力は、リード側制御部102が
、メモリ部110に保持されているデータを読出すアド
レスとして使用され、リード側制御部102のリードア
クセスにより、メモリ部110に保持されたデータが、
下位アドレスより昇順にデータバス121に出力される
。なお、WP111と同様に、RP112は、メモリ部
110への最初のリードアクセスの前にリード側制御部
102からリセットされ、その出力は“000h”とな
っている。RP112は、最大値“FFFh”までカウ
ントアップした後に、次の更新クロックが来ると、その
出力はまた“000h”となる。したがって、RP11
2の出力は、リード側制御部102のメモリ部110か
らのデータ読出し回数N−4096n(n:RPの回転
回数、m−1≦n≦m)の値を示している。
【0005】したがって、WP111の出力124(M
−4096m)とRP112の出力125(N−409
6n)に加算器113で(+1)した(N−1−409
6n)とを比較器114で比較し、一致を検出した場合
、メモリ部110は、リード側制御部102からの読出
し待ちの有効データでフル状態であることとなり、フル
信号130でリード側制御部102に通知される。
−4096m)とRP112の出力125(N−409
6n)に加算器113で(+1)した(N−1−409
6n)とを比較器114で比較し、一致を検出した場合
、メモリ部110は、リード側制御部102からの読出
し待ちの有効データでフル状態であることとなり、フル
信号130でリード側制御部102に通知される。
【0006】
【発明が解決しようとする課題】上述のような従来のF
IFOバッファ装置においては、FIFOバッファ装置
のフル状態を知ることは可能であった。しかし、半導体
技術の向上に伴いFIFOバッファの容量が大きくなっ
てきたため、フル状態になるためのデータ量が大きくな
ってきている。このため、FIFOバッファがフルにな
るまで読出しを待っていてはデータ通信の即時性が損な
われるようになってきた。このため、有意データの書込
み終了直後に、その旨を読出し側プロセッサに通知する
方法が求められていた。
IFOバッファ装置においては、FIFOバッファ装置
のフル状態を知ることは可能であった。しかし、半導体
技術の向上に伴いFIFOバッファの容量が大きくなっ
てきたため、フル状態になるためのデータ量が大きくな
ってきている。このため、FIFOバッファがフルにな
るまで読出しを待っていてはデータ通信の即時性が損な
われるようになってきた。このため、有意データの書込
み終了直後に、その旨を読出し側プロセッサに通知する
方法が求められていた。
【0007】本発明は上記課題を解決するもので、有意
データの書込み終了直後に終了を読出し側プロセッサに
通知する通信効率のよいFIFOバッファ装置を提供す
ることを目的としている。
データの書込み終了直後に終了を読出し側プロセッサに
通知する通信効率のよいFIFOバッファ装置を提供す
ることを目的としている。
【0008】
【課題を解決するための手段】本発明は上記目的を達成
するために、ライト側制御部よりの書込みデータで連続
的に発生し難い複数のデータを設定できる1個以上のレ
ジスタを設け、前記各レジスタの設定内容とメモリ部へ
のライト側制御部からの書込みデータとを比較し、各レ
ジスタの内容と連続して一致を検出した場合に、リード
側制御部に対しその旨を通知する構成を有する。
するために、ライト側制御部よりの書込みデータで連続
的に発生し難い複数のデータを設定できる1個以上のレ
ジスタを設け、前記各レジスタの設定内容とメモリ部へ
のライト側制御部からの書込みデータとを比較し、各レ
ジスタの内容と連続して一致を検出した場合に、リード
側制御部に対しその旨を通知する構成を有する。
【0009】
【作用】上記の構成により本発明は、大容量FIFOバ
ッファがフル状態になる前でも、ライト側制御部からの
有効データの書込み終了直後にリード側制御部がその旨
を知ることができる。
ッファがフル状態になる前でも、ライト側制御部からの
有効データの書込み終了直後にリード側制御部がその旨
を知ることができる。
【0010】
【実施例】以下、本発明を図面を参照しながら説明する
。図1は、本発明の一実施例のFIFOバッファ装置の
構成を示すブロック図である。図1中の200はFIF
Oバッファ装置、201はライト側制御部、202はリ
ード側制御部を示す。ライト側制御部201とリード側
制御部202は前述の従来例同様に、マイクロプロセッ
サ等により構成される。FIFOバッファ装置200は
、従来例と同様の、メモリ部210、WP211、RP
212、加算器213、および比較器214、に加えて
、第1のレジスタ215と第1の比較器217および第
2のレジスタ216と第2の比較器218から構成され
る。
。図1は、本発明の一実施例のFIFOバッファ装置の
構成を示すブロック図である。図1中の200はFIF
Oバッファ装置、201はライト側制御部、202はリ
ード側制御部を示す。ライト側制御部201とリード側
制御部202は前述の従来例同様に、マイクロプロセッ
サ等により構成される。FIFOバッファ装置200は
、従来例と同様の、メモリ部210、WP211、RP
212、加算器213、および比較器214、に加えて
、第1のレジスタ215と第1の比較器217および第
2のレジスタ216と第2の比較器218から構成され
る。
【0011】WP211、RP212、加算器213、
比較器214は従来例同様に構成され、メモリ部210
がフル状態になった場合にリード側制御部202にフル
信号232でその旨通知する。
比較器214は従来例同様に構成され、メモリ部210
がフル状態になった場合にリード側制御部202にフル
信号232でその旨通知する。
【0012】また、ライト側制御部201より、選択信
号230、および、231により、第1のレジスタ21
5、および、第2のレジスタ216内にメモリ部210
へ書込む有意データ列で連続して発生し難い任意のデー
タを設定し、ライト側制御部201からのメモリ部21
0への書込みデータと第1のレジスタ215に設定され
た値とを第1の比較器217にて比較し、その比較結果
が一致した際に次の書込みデータがあるまでその比較出
力である一致信号233は有効状態を保つ。一致信号2
33はその有効状態で第2の比較器218をアクティブ
状態とし、第2のレジスタ216に設定されたれデータ
と、第1の比較器217で比較されたれデータの直後の
ライト側制御部201からの書込みデータとを第2の比
較器218で比較し、両データの一致を検出した際に、
その結果を有効データ書込み終了の通知信号となる一致
信号234で、リード側制御部202へ通知する。ライ
ト側制御部201は、有意のデータ列をメモリ部210
に書込み終了した直後に、第1のレジスタ215に設定
した値を、更にその直後に、第2のレジスタ216に設
定したデータを書込むデータ列プロトコルをとる。
号230、および、231により、第1のレジスタ21
5、および、第2のレジスタ216内にメモリ部210
へ書込む有意データ列で連続して発生し難い任意のデー
タを設定し、ライト側制御部201からのメモリ部21
0への書込みデータと第1のレジスタ215に設定され
た値とを第1の比較器217にて比較し、その比較結果
が一致した際に次の書込みデータがあるまでその比較出
力である一致信号233は有効状態を保つ。一致信号2
33はその有効状態で第2の比較器218をアクティブ
状態とし、第2のレジスタ216に設定されたれデータ
と、第1の比較器217で比較されたれデータの直後の
ライト側制御部201からの書込みデータとを第2の比
較器218で比較し、両データの一致を検出した際に、
その結果を有効データ書込み終了の通知信号となる一致
信号234で、リード側制御部202へ通知する。ライ
ト側制御部201は、有意のデータ列をメモリ部210
に書込み終了した直後に、第1のレジスタ215に設定
した値を、更にその直後に、第2のレジスタ216に設
定したデータを書込むデータ列プロトコルをとる。
【0013】このように本発明の実施例のFIFOバッ
ファ装置によれば、リード側制御部202は、メモリ部
210内が有意データでフル状態となるまで待つことな
く、ライト側制御部201の有意データ列のメモリ部2
10への書込み終了直後に、1つの有意データ列の書込
み終了を知ることができ、ライト側制御部201とリー
ド側制御部202の両プロセッサ間の通信効率の向上が
図れる。
ファ装置によれば、リード側制御部202は、メモリ部
210内が有意データでフル状態となるまで待つことな
く、ライト側制御部201の有意データ列のメモリ部2
10への書込み終了直後に、1つの有意データ列の書込
み終了を知ることができ、ライト側制御部201とリー
ド側制御部202の両プロセッサ間の通信効率の向上が
図れる。
【0014】なお、ライト制御部201の有意書込みデ
ータにレジスタ215、および、216に設定したデー
タと同じデータが連続的に発生する場合も有り得るが、
リード側制御部202にて、有意データ列内のデータか
、書込み終了通知データかを判断することにより、デー
タの透過性は維持できる。
ータにレジスタ215、および、216に設定したデー
タと同じデータが連続的に発生する場合も有り得るが、
リード側制御部202にて、有意データ列内のデータか
、書込み終了通知データかを判断することにより、デー
タの透過性は維持できる。
【0015】また本実施例では、比較用設定レジスタ、
および、比較器を2組で構成したが、その数を限定する
ものではなく、数の増加に伴い、一致信号の書込み終了
通知としての信頼性が向上する。また、データ保持のメ
モリにデュアルポート構成のRAMを使用したが、シン
グルポート構成のRAMを、ライト側制御部とリード側
制御部で時分割に使用しても、本発明の効果に何ら影響
を与えない。
および、比較器を2組で構成したが、その数を限定する
ものではなく、数の増加に伴い、一致信号の書込み終了
通知としての信頼性が向上する。また、データ保持のメ
モリにデュアルポート構成のRAMを使用したが、シン
グルポート構成のRAMを、ライト側制御部とリード側
制御部で時分割に使用しても、本発明の効果に何ら影響
を与えない。
【0016】
【発明の効果】以上の実施例から明らかなように、本発
明のよればリード側制御部は、メモリ部がフル状態にな
るのを待たずに、ライト側制御部の有意データ列の書込
み終了直後に、有意データ列の読出し可能を知ることが
でき、大容量FIFOバッファを用いて短いデータ列の
データ通信を行っても、その通信到達効率がよいFIF
Oバッファ装置を提供できる。
明のよればリード側制御部は、メモリ部がフル状態にな
るのを待たずに、ライト側制御部の有意データ列の書込
み終了直後に、有意データ列の読出し可能を知ることが
でき、大容量FIFOバッファを用いて短いデータ列の
データ通信を行っても、その通信到達効率がよいFIF
Oバッファ装置を提供できる。
【図1】本発明の一実施例のFIFOバッファ装置の構
成を示すブロック図
成を示すブロック図
【図2】従来のFIFOバッファ装置の構成を示すブロ
ック図
ック図
210 デュアルポートRAM
215 レジスタ
216 レジスタ
217 比較器
218 比較器
Claims (1)
- 【請求項1】 書込み側プロセッサから読み出し側プ
ロセッサへ送るデータを一時保持するメモリ手段と、設
定データを保持する1個以上のレジスタ手段と、前記書
込み側プロセッサから前記メモリ手段に書込むデータと
前記レジスタ手段に保持された前記設定データとを比較
する比較手段を備え、比較結果の一致を前記読出し側プ
ロセッサに通知するFIFOバッファ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3070889A JPH04306755A (ja) | 1991-04-03 | 1991-04-03 | Fifoバッファ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3070889A JPH04306755A (ja) | 1991-04-03 | 1991-04-03 | Fifoバッファ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04306755A true JPH04306755A (ja) | 1992-10-29 |
Family
ID=13444548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3070889A Pending JPH04306755A (ja) | 1991-04-03 | 1991-04-03 | Fifoバッファ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04306755A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5760836A (en) * | 1996-08-22 | 1998-06-02 | International Business Machines Corporation | FIFO feedback and control for digital video encoder |
US6154407A (en) * | 1998-04-24 | 2000-11-28 | Oki Electric Industry Co., Ltd. | First in first out memory circuit |
-
1991
- 1991-04-03 JP JP3070889A patent/JPH04306755A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5760836A (en) * | 1996-08-22 | 1998-06-02 | International Business Machines Corporation | FIFO feedback and control for digital video encoder |
US6154407A (en) * | 1998-04-24 | 2000-11-28 | Oki Electric Industry Co., Ltd. | First in first out memory circuit |
US6191993B1 (en) | 1998-04-24 | 2001-02-20 | Kenjiro Matoba | First in first out memory circuit |
US6252815B1 (en) | 1998-04-24 | 2001-06-26 | Oki Electric Industry Co., Ltd. | First in first out memory circuit |
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