JPS6120455A - Frame signal receiving device - Google Patents

Abstract

PURPOSE:To receive a variable frame signal of an optional length without a complicated chain processing by designating an address in a unit length area by a counter for counting a byte number of a receiving frame signal, reading out the next dead area number when a value of the counter concerned reaches the byte number of the unit length area, and writing continuously the receiving frame signal in the designated unit length area. CONSTITUTION:A receiving frame signal inputted from a serial data input terminal IN is written in an address designated by a counter 3 of a unit length area designated by a register 2. When a count value of the counter 3 reaches a byte number of a unit length area of a receiving buffer BUFF, it is informed to a control circuit 4 by a count end signal 102, the counter 3 is cleared, and also the next area number is read out of a first-in/first-out register 1 and set to the register 2.

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、伝送路から受信される可変長のフレーム信号
を受信するためのフレーム信号受信装置に関する。TECHNICAL FIELD The present invention relates to a frame signal receiving device for receiving variable length frame signals received from a transmission path.

従来技術 従来、可変長のフレーム信号を受信するためには、あら
かじめ最大フレーム長の受信バッファを複数面用意し、
受信したフレーム信号の長短に拘らず、１つの受信フレ
ーム信号を１面の受信バッファに格納するようにしてい
る。このため、短いフレーム信号が連続して受信される
ような場合には、受信バッファが有効に使用されず、ま
た受信パンファ面数の不足により、フレーム信号の再送
を必要とする回数が増大して伝送効率を低下させるとい
う欠点がある。Conventional technology Conventionally, in order to receive variable length frame signals, multiple receive buffers with the maximum frame length are prepared in advance.
Regardless of the length of the received frame signal, one received frame signal is stored in one side of the reception buffer. For this reason, when short frame signals are received continuously, the receive buffer is not used effectively, and the number of times frame signals need to be retransmitted increases due to the insufficient number of receive breadths. It has the disadvantage of reducing transmission efficiency.

上記欠点を解決するために、受信バッファを基本単位長
の複数エリアに分割し、複数の基本単位長エリアをチェ
イニングすることによって最大長フレームの受信を可能
とし、受信バッファの有効利用を行なうものもある。し
かし、この場合は、１つのチェイニング中の単位長の受
信バツフアーで、受信データがセットされなかった部分
を、次のフレーム受信のためにチェイニングし直してお
く必要がある。このため、瞬間的に短いフレーム信号が
連続して受信されるようなときには、ソフトウェアの処
理が間に合わないで、空の受信バツフアーがあるにも拘
らずフレーム信号を受信できない状態が発生するという
問題がある。In order to solve the above drawbacks, the reception buffer is divided into multiple areas of basic unit length, and by chaining the multiple basic unit length areas, it is possible to receive the maximum length frame, and the reception buffer is used effectively. There is also. However, in this case, it is necessary to re-chain the part of the unit-length reception buffer during one chaining in which reception data is not set for reception of the next frame. For this reason, when short frame signals are received continuously, the software processing may not be able to keep up with the processing time, resulting in a situation where frame signals cannot be received even though there is an empty reception buffer. be.

発明の目的 本発明の目的は、上述の従来の欠点を解決し、複雑なチ
ェイニング処理を行なわないで、短いフレーム信号が連
続して受信される場合にも受信へソファを有効に使用す
ることができるフレーム信号受信装置を提供することに
ある。OBJECTS OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional drawbacks, and to effectively use a sofa for reception even when short frame signals are continuously received without performing complicated chaining processing. The object of the present invention is to provide a frame signal receiving device that can perform the following functions.

発明の構成 本発明のフレーム信号受信装置は、基本単位長のデータ
を格納できる複数の単位長エリアに分割された受信バッ
ファと、受信フレーム信号のバイト数をカウントするた
めのカウンタと、前記受信バッファの空エリア番号を格
納するためのファーストイン令ファーストアウト−レジ
スタと、該ファーストイン・ファーストアウト書レジス
タの出力を格納するレジスタと、前記カウンタのカウン
ト値が前記受信バッファの単位長エリアのバイト数に達
したとき又は１つの受信フレーム信号の転送を完ｒした
とき前記ファーストイン・ファーストアウト・レジスタ
に格納されている次の空エリア番号を読出して＋ｉｉｊ
記レジスタにセットする制御回路とを備えて、前記レジ
スタの出力によって肋記受信へソファの単位長エリアを
指定し前記カウンタの出力によって単位長エリア内のア
ドレスを指定することを特徴とする。Structure of the Invention The frame signal receiving device of the present invention includes a receiving buffer divided into a plurality of unit length areas capable of storing data of a basic unit length, a counter for counting the number of bytes of a received frame signal, and the receiving buffer. a first-in command first-out register for storing the empty area number of the register, a register for storing the output of the first-in/first-out register, and a count value of the counter is the number of bytes of the unit length area of the receive buffer. or when the transfer of one received frame signal is completed, the next empty area number stored in the first-in/first-out register is read out and +iij
and a control circuit for setting the register, the output of the register designates a unit length area of the sofa for receiving the register, and the output of the counter designates an address within the unit length area.

発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。Embodiments of the Invention Next, the present invention will be described in detail with reference to the drawings.

図は、本発明の一実施例を示すブロック図である。すな
わち、受信バッファＢＵＦＦは、基本単位長のデータを
格納できる複数の単位長エリアに分割され、各単位長エ
リアの番号は、レジスタ２の出力によって指定され、単
位長エリア内のバイトアドレスはカウンタ３の出力によ
って指定される。The figure is a block diagram showing one embodiment of the present invention. That is, the reception buffer BUFF is divided into a plurality of unit length areas that can store data of basic unit length, the number of each unit length area is specified by the output of register 2, and the byte address within the unit length area is determined by counter 3. specified by the output of

ファーストインψファーストアウトｅレジスタｌは、受
信バッファＢＵＦＦの空の単位長エリアの番号を格納す
るためのレジスタで、プロセッサＣＰυからデータバス
ＤＢによって、あらかじめ空単位長エリアの番号が順次
セットされていて、先に入力された番号を最初に出力し
て、レジスタ２にセットする。The first-in ψ first-out e register l is a register for storing the number of the empty unit length area of the reception buffer BUFF, and the number of the empty unit length area is sequentially set in advance by the data bus DB from the processor CPυ. , the number input earlier is output first and set in register 2.

シリアルデータ入力端子ＩＮから入力された受信フレー
ム信号が、シリアル／パラレル変換部６によって８ピツ
）（１バイト）ずつの並列データ（バイトデータ）　Ｄ
Ｔに変換されて受信バッファＢＵＦＦに供給され、受信
バッファＢ［ＩＦＦは、バイトデータＤＴを、シリアル
／パラレル変換部６から入力される有込み信号畦によっ
て、レジスタ２によって指定される単位長エリアのカウ
ンタ３によって指定される番地に書込む、単位長エリア
を例えば２５６バイトとすると、カウンタ３によって８
ビツトの下位アドレスＡＬを出力し、レジスタ２の出力
する８ビツトの１−位アドレスＡ）ｌによって空の単位
長エリアを指定することができる。カウンタ３は、１バ
イトのデータを書込むごとに、シリアル／パラレル変換
部６から入力されるカウントアツプ信号１０１によつ−
（カウントアツプされて、次の下位アドレスを指定する
。The received frame signal input from the serial data input terminal IN is converted into parallel data (byte data) of 8 bits (1 byte) by the serial/parallel converter 6
The byte data DT is converted into data T and supplied to the reception buffer BUFF, and the reception buffer B [IFF converts the byte data DT into a unit length area designated by the register 2 by the input signal line input from the serial/parallel converter 6. For example, if the unit length area to be written to the address specified by counter 3 is 256 bytes, counter 3 will write 8 bytes.
A lower bit address AL is output, and an empty unit length area can be specified by the 8-bit 1st-place address A)l output from the register 2. The counter 3 receives a count-up signal 101 input from the serial/parallel converter 6 every time one byte of data is written.
(The count is increased and the next lower address is specified.

カウンタ３０カウント値が受信バッファＢｔｌＦＦの単
位長エリアのバイト数（２５Ｂ）に達すると、カウント
終了信号１０２によって制御回路４に通知され、制御回
路４はカウンタクリア信号１０３によってカウンタ３を
クリアすると共に、制御信号２０１によってファースト
イン−ファーストアウト中レジスタ１から次のエリア番
号（上位アドレス）を読出してレジスタ２にセットさせ
る。この動作中、制御回路４はシリアル／パラレル変換
部６にウェイト信号３０３を出力して、受信バッファ８
υＦＦへの書込みに対してウェイトをかける。なお、フ
ァーストイン・ファーストアウト書レジスタ１からデー
タが読出せない場合は、受信バッファＢＵＦＦに空エリ
アが無いことを示し、内蔵するステータスレジスタ５に
エラーをセットし、かつ信号線ＩＮＴによってプロセッ
サＣＰ［Ｉに通知する。また、シリアル／パラレル変換
部６からフレーム受信エラー信号３０２が入力されたと
きも、同様にエラーセット等の処理を行なう、なお、Ｃ
ＴＬはプロセッサＣＰＵから制御回路４への制御信号で
ある。When the count value of the counter 30 reaches the number of bytes (25B) in the unit length area of the reception buffer BtlFF, the control circuit 4 is notified by the count end signal 102, and the control circuit 4 clears the counter 3 by the counter clear signal 103, and The control signal 201 reads the next area number (higher address) from the first-in/first-out register 1 and sets it in the register 2. During this operation, the control circuit 4 outputs the wait signal 303 to the serial/parallel converter 6 and
Add weight to writes to υFF. Note that if data cannot be read from the first-in/first-out register 1, it indicates that there is no empty area in the reception buffer BUFF, sets an error in the built-in status register 5, and reads the signal from the processor CP[ by the signal line INT. Notify I. Furthermore, when the frame reception error signal 302 is input from the serial/parallel converter 6, processing such as error setting is similarly performed.
TL is a control signal sent from the processor CPU to the control circuit 4.

また、１フレームの受信が終了したときは、シリアル／
パラレル変換部６からフレーム受信終了信号３０１を制
御回路４に出力し、制御回路４はカウンタクリア信号１
０３によってカウンタ３をクリアし、制御信号２０１に
よってファーストイン拳ファーストアウトｅレジスタ１
から次の空エリア番号（上位アドレス）を読出してレジ
スタ２にセットすると共に、信号線ＩＮＴによってプロ
セッサＣＰＵにフレーム信号の受信終了およびフレーム
長を報告する。ファーストイン・ファーストアウトレジ
スタｌに格納された空エリア番号が無いときは、受信バ
ッファＢＵＦＦが満杯で受信バッファ面が得られないこ
とを示し、この間においては、受信フレームは無視され
る。ファーストインｅファーストアウトΦレジスタｌと
、レジスタ２と、カウンタ３と、制御回路４と、シリア
ル／パラレル変換部６とで、フレーム受信部ＲＸを構成
している。Also, when the reception of one frame is completed, the serial/
The parallel converter 6 outputs the frame reception end signal 301 to the control circuit 4, and the control circuit 4 outputs the counter clear signal 1.
03 clears the counter 3, and the control signal 201 clears the first-in first-out e register 1.
The next vacant area number (higher address) is read from the register 2 and set in the register 2, and the completion of frame signal reception and the frame length are reported to the processor CPU via the signal line INT. When there is no empty area number stored in the first-in/first-out register l, it indicates that the receive buffer BUFF is full and the receive buffer surface cannot be obtained, and during this time, the received frame is ignored. The first-in e-first-out Φ register l, the register 2, the counter 3, the control circuit 4, and the serial/parallel converter 6 constitute a frame receiver RX.

プロセッサＣＰｕは、制御回路４からの報告によってフ
レームの受信されたこと、および使用された受信バッフ
ァＢＵＦＦの単位長エリア数を知り、また、使用された
単位長エリア番号はあらかじめファーストイン・ファー
ストアウト・レジスタｌにセットした番号を記憶させた
内部メモリを参照して知ることが可能である。The processor CPU learns from the report from the control circuit 4 that a frame has been received and the number of unit length areas of the reception buffer BUFF that have been used, and the unit length area numbers that have been used are determined in advance by first-in, first-out, first-in, first-out, etc. It is possible to know the number set in register l by referring to the internal memory in which it is stored.

そして、受信フレーム信号に対して所定の処理を行ない
、処理終了後不要となった単位長エリアの番号を再びフ
ァーストイン・ファーストアウトレジスタ１にセットす
る。Then, predetermined processing is performed on the received frame signal, and after the processing is completed, the number of the unit length area that is no longer needed is set in the first-in/first-out register 1 again.

本実施例では、複雑なチェイニング処理を行なうことな
く、可変長のフレーム信号を受信することが可能であり
、受信バッファ８ＵＦＦが効率的に使用されてフレーム
信号の受信不能によるフレーム再送回数を減少させるこ
とができるという効果がある。In this embodiment, it is possible to receive variable length frame signals without performing complicated chaining processing, and the receive buffer 8UFF is used efficiently, reducing the number of frame retransmissions due to the inability to receive frame signals. It has the effect of being able to

発明の効果 以上のように、本発明においては、受信バッファを基本
単位長ごとの複数の単位長エリアに区切って、空の単位
長エリアの番号をファーストイン・ファーストアウト・
レジスタにセットしておき、受信フレーム信号のバイト
数をカウントするカウンタによって前記単位長エリア内
のアドレスを指定し、該カウンタの値が前記単位長エリ
アのバイト数に達したとき前記ファーストインｅファー
ストアウト・レジスタから次の空エリア番号を読出して
、該番号によって指定された単位長エリアに受信フレー
ム信号を引続いて書込むように構成したから、複雑なチ
ェイン処理を行なわない噛で、任意長の可変フレーム信
号を受信することが可能であり、また、短いフレーム信
号が連続して受信されるような場合においても受信バッ
ファを侑効に使用し、受信バッファの不足によるフレー
ムの再送回数を減少させることができるという効果があ
る。Effects of the Invention As described above, in the present invention, the reception buffer is divided into a plurality of unit length areas for each basic unit length, and the numbers of empty unit length areas are assigned as first-in, first-out, first-in, first-out, etc.
The address in the unit length area is specified by a counter that is set in a register and counts the number of bytes of the received frame signal, and when the value of the counter reaches the number of bytes in the unit length area, the first in e first Since the configuration is configured so that the next empty area number is read from the out register and the received frame signal is successively written to the unit length area specified by the number, it is possible to write the received frame signal to any length without performing complicated chain processing. It is possible to receive variable frame signals, and even when short frame signals are received continuously, the receive buffer can be used effectively, reducing the number of frame retransmissions due to lack of receive buffer. It has the effect of being able to

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明の一実施例を示すブロック図である。 図において、１：ファーストモノ書ファーストアウトｅ
レジスタ、２：レジスタ、３：カウンタ、４：制御回路
、５ニステータスレジスタ、６：シリアル／パラレル変
換部、１０１：カウントアツプ信号、１０２：カウント
終了信号、１０３：カウンタクリア信号、２０１：制御
信号、３０１：フレーム受信路ｒ信号、３０２：フレー
ム受信エラー信号、３０３−ウェイト信号、ＢＵＦＦ　
：受信バッファ、ＡＨ：上位アドレス、＾Ｌ−下位アド
レス、ＤＴ：へイトデータ、ＷＲ＋書込み信号、ＤＢ：
データへス、ＩＮＴ　：信号線、ＩＮ＝シリアルデータ
入力端子、　ＣＰＵ：プロセッサ、ＲＸ°フレーム受イ
ｉ：＋部。The figure is a block diagram showing one embodiment of the present invention. In the diagram, 1: First book first out e
Register, 2: Register, 3: Counter, 4: Control circuit, 5 status register, 6: Serial/parallel converter, 101: Count up signal, 102: Count end signal, 103: Counter clear signal, 201: Control signal , 301: Frame reception path r signal, 302: Frame reception error signal, 303-Wait signal, BUFF
: Receive buffer, AH: Upper address, ^L-lower address, DT: Hate data, WR + write signal, DB:
data, INT: signal line, IN=serial data input terminal, CPU: processor, RX° frame reception i: + section.

Claims (1)

【特許請求の範囲】[Claims] 基本単位長のデータを格納できる複数の単位長エリアに
分割された受信バッファと、受信フレーム信号のバイト
数をカウントするためのカウンタと、前記受信バッファ
の空エリア番号を格納するためのファーストイン・ファ
ーストアウト・レジスタと、該ファーストイン・ファー
ストアウト・レジスタの出力を格納するレジスタと、前
記カウンタのカウント値が前記受信バッファの単位長エ
リアのバイト数に達したとき又は１つの受信フレーム信
号の転送を完了したとき前記ファーストイン・ファース
トアウト・レジスタに格納されている次の空エリア番号
を読出して前記レジスタにセットする制御回路とを備え
て、前記レジスタの出力によつて前記受信バッファの単
位長エリアを指定し前記カウンタの出力によつて単位長
エリア内のアドレスを指定することを特徴とするフレー
ム信号受信装置。A reception buffer divided into a plurality of unit length areas that can store data of a basic unit length, a counter for counting the number of bytes of a received frame signal, and a first-in area number for storing the empty area number of the reception buffer. a first-out register; a register that stores the output of the first-in first-out register; and when the count value of the counter reaches the number of bytes of the unit length area of the receive buffer or transfer of one receive frame signal. and a control circuit that reads the next empty area number stored in the first-in/first-out register and sets it in the register when the first-in/first-out register is completed, and the unit length of the receive buffer is determined by the output of the register. A frame signal receiving device characterized in that an area is specified and an address within the unit length area is specified by the output of the counter.