JPH0353736A - 受信バッファ制御方式 - Google Patents
受信バッファ制御方式Info
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- JPH0353736A JPH0353736A JP1189467A JP18946789A JPH0353736A JP H0353736 A JPH0353736 A JP H0353736A JP 1189467 A JP1189467 A JP 1189467A JP 18946789 A JP18946789 A JP 18946789A JP H0353736 A JPH0353736 A JP H0353736A
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- 239000000872 buffer Substances 0.000 title claims abstract description 124
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 238000004891 communication Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御装置に於ける受信バッファ制御方式に
関する。
関する。
従来の通信制御装置に於ては、回線からの受信データを
メモリ部へ転送するために、受信データバッファの先頭
アドレス及び受信バッファ長を回線制御部内のレジスタ
へ設定するのが、受信動作起動時と転送中の受信バッフ
ァの残量がゼロになったときであった。
メモリ部へ転送するために、受信データバッファの先頭
アドレス及び受信バッファ長を回線制御部内のレジスタ
へ設定するのが、受信動作起動時と転送中の受信バッフ
ァの残量がゼロになったときであった。
上述した従来の通信制御装置に於では、受信データが受
信データバッファ長より大きい場合には、受信バッフ７
残量がゼロであることを検出して、次の受信バッファの
確保処理を行ない、アドレスレジスタ及びレンジレジス
タへの格納を行なうまでの間は、回線制御部からメモリ
部への転送動作が中断するためにオーバランが起こりや
すいという欠点があった。
信データバッファ長より大きい場合には、受信バッフ７
残量がゼロであることを検出して、次の受信バッファの
確保処理を行ない、アドレスレジスタ及びレンジレジス
タへの格納を行なうまでの間は、回線制御部からメモリ
部への転送動作が中断するためにオーバランが起こりや
すいという欠点があった。
本発明の受信バッファ制御方式の構成は、プロセッサ部
と、上位インタフェース部と、回線制御部と、メモリ部
から構成される通信制御装置に於て、複数個の受信デー
タバッファの先頭アドレス及び受信バッファ長を格納す
るアドレスレジスタ及びレンジレジスタと、回線制御部
からメモリ部へ転送中の受信バッファの残量を示す転送
中バッファ残量検出回路を有し、転送中の受信バッファ
の残量が規定値以下を検出すると、次の受信バッファの
確保処理を行ない、上記アドレスレジスタ及びレンジレ
ジスタへの格納を行ない、転送中の受信バッファの残量
がゼロを検出すると、次の受信ハッファを示す上記アド
レスレシスタ及びレンジレジスタの内容を使用して、回
線制御部からメモリ部への転送を継続することを特徴と
し、プロセッサ部と上位インタフェース部と回線制御部
とメモリ部から構成される通信制御装置に於いて、受信
データに付加されている受信バッファ長を一時記憶する
手段と、受信バッファの確保処理をおこなって確保した
受信データハッファの先頭アドレスと受信バッファ長を
複数保持する手段と、受信データに付加されている受信
バッファ長と確保した受信バッファ長とを比較する手段
と、受信データに付加された受信バッファ長と確保した
受信ハッファ長の合計が等しいかあるいは受信バッファ
長の方が小さくなるまで受信バッファを確保する手段を
有する。
と、上位インタフェース部と、回線制御部と、メモリ部
から構成される通信制御装置に於て、複数個の受信デー
タバッファの先頭アドレス及び受信バッファ長を格納す
るアドレスレジスタ及びレンジレジスタと、回線制御部
からメモリ部へ転送中の受信バッファの残量を示す転送
中バッファ残量検出回路を有し、転送中の受信バッファ
の残量が規定値以下を検出すると、次の受信バッファの
確保処理を行ない、上記アドレスレジスタ及びレンジレ
ジスタへの格納を行ない、転送中の受信バッファの残量
がゼロを検出すると、次の受信ハッファを示す上記アド
レスレシスタ及びレンジレジスタの内容を使用して、回
線制御部からメモリ部への転送を継続することを特徴と
し、プロセッサ部と上位インタフェース部と回線制御部
とメモリ部から構成される通信制御装置に於いて、受信
データに付加されている受信バッファ長を一時記憶する
手段と、受信バッファの確保処理をおこなって確保した
受信データハッファの先頭アドレスと受信バッファ長を
複数保持する手段と、受信データに付加されている受信
バッファ長と確保した受信バッファ長とを比較する手段
と、受信データに付加された受信バッファ長と確保した
受信ハッファ長の合計が等しいかあるいは受信バッファ
長の方が小さくなるまで受信バッファを確保する手段を
有する。
次に、本発明について図面を参照して説明する。
第ｌ図は第１の発明の一実施例を示すブロック図である
。
。
回線制御部１はアドレスレジスタ１１とレンジレジスタ
１２の転送中バッファ残量検出回路１３とＤＭＡ制御回
路ｌ４とＬＡ制御回路ｌ５とＬＡデータレジスタ１６及
び汎用レシーバ／トランスミッタ（ＵＲＴ）１７．１８
，１９．２０から構成される。
１２の転送中バッファ残量検出回路１３とＤＭＡ制御回
路ｌ４とＬＡ制御回路ｌ５とＬＡデータレジスタ１６及
び汎用レシーバ／トランスミッタ（ＵＲＴ）１７．１８
，１９．２０から構成される。
プロセッサ部２は通信制御装置全体の制御を行なうブロ
ック、上位バスインタフェース部３は通信制御装置と上
位のホストコンピュータとのインタフェースを制御する
ブロック、メモリ部４は通信制御装置を制御するための
ファームウェアと制御テーブル及び送信データ／受信デ
ータが格納されるメモリである。
ック、上位バスインタフェース部３は通信制御装置と上
位のホストコンピュータとのインタフェースを制御する
ブロック、メモリ部４は通信制御装置を制御するための
ファームウェアと制御テーブル及び送信データ／受信デ
ータが格納されるメモリである。
アドレスレジスタ１１はメモリ部に割当てられる送信バ
ッファ及び受信バッファの先頭アドレスヲ格納スる４個
のレジスタ、レンジレジスタ１２は送信バッファ及び受
信バッファのバッファ長が格納される４個のレジスタで
ある。転送中バッファ残量検出回路１３はＤＭＡ転送開
始時に転送を行なうバッファ長の１７２の値がセットさ
れ、メモリ部との転送を行なうごとにカウントダウンし
バッファ長の１／２のバイト数の転送が終了したことを
検出する回路である。
ッファ及び受信バッファの先頭アドレスヲ格納スる４個
のレジスタ、レンジレジスタ１２は送信バッファ及び受
信バッファのバッファ長が格納される４個のレジスタで
ある。転送中バッファ残量検出回路１３はＤＭＡ転送開
始時に転送を行なうバッファ長の１７２の値がセットさ
れ、メモリ部との転送を行なうごとにカウントダウンし
バッファ長の１／２のバイト数の転送が終了したことを
検出する回路である。
ＤＭＡ制御回路１４はプロセッサ部２を介さないで直接
メモリ部４とＬＡデータレジスタ１６との間でデータバ
ス５ｌを通してデータ転送させる為の受信アドレスカウ
ンタおよびレンジカウンタを含む制御回路である。
メモリ部４とＬＡデータレジスタ１６との間でデータバ
ス５ｌを通してデータ転送させる為の受信アドレスカウ
ンタおよびレンジカウンタを含む制御回路である。
ＬＡデータレジスタ１６は汎用レシーバ／｝・ランスミ
ｙタ（ＵＲＴ）１ ７．１ ８，１ ９．２ ０のパラ
レルデータを一時蓄積しておくデータバッファ回路であ
る。
ｙタ（ＵＲＴ）１ ７．１ ８，１ ９．２ ０のパラ
レルデータを一時蓄積しておくデータバッファ回路であ
る。
汎用レシーバ／トランスミッタ（ＵＲＴ）１７，１８，
１９．２０は回線からのシリアルデータなパラレルデー
タに変換したり、電送制御キャラクタの検出を行う汎用
レシーバ／トランスミッタである。
１９．２０は回線からのシリアルデータなパラレルデー
タに変換したり、電送制御キャラクタの検出を行う汎用
レシーバ／トランスミッタである。
かかる構成の動作を以下に説明する。
上位バスインタフェース部３によってアドレスバス５２
とデータバス５１を介してメモリ部４に通信制御装置を
制御するためのファームウェアが格納されている。
とデータバス５１を介してメモリ部４に通信制御装置を
制御するためのファームウェアが格納されている。
ホストコンピュータより受信コマンドが発行さレ上位ハ
スインタフェース部３，データバス５ｌを通してメモリ
部４に転送され、メモリ部４に格納されるファームウェ
アによって解読される。ＬＡ制御回路１５、ＵＲＴ１７
，１８，１９．２０およびＤＭＡ制御回路ｌ４の初期設
定をメモリ部４に格納されているファイルとプロセッサ
部２によって行ない、回線からのデータを受信可能とす
る。
スインタフェース部３，データバス５ｌを通してメモリ
部４に転送され、メモリ部４に格納されるファームウェ
アによって解読される。ＬＡ制御回路１５、ＵＲＴ１７
，１８，１９．２０およびＤＭＡ制御回路ｌ４の初期設
定をメモリ部４に格納されているファイルとプロセッサ
部２によって行ない、回線からのデータを受信可能とす
る。
初期設定の時に、メモリ部４に格納されている受信バッ
ファの先頭アドレスと受信バッファ長はデータバス５１
，アドレスレジスタ１１，レンジレジスタｌ２を介して
ＤＭＡ制御回路ｌ４の中にあるアドレスカウンタおよび
レンジカウンタにセットされる。
ファの先頭アドレスと受信バッファ長はデータバス５１
，アドレスレジスタ１１，レンジレジスタｌ２を介して
ＤＭＡ制御回路ｌ４の中にあるアドレスカウンタおよび
レンジカウンタにセットされる。
それと同時に、転送中バッファ残量検出回路１３にレン
ジレジスタｌ２の値の１／２のバイト数をセットしてお
く。
ジレジスタｌ２の値の１／２のバイト数をセットしてお
く。
回線から受信データが受信されるとシリアルデータはＵ
ＲＴ１７，１８，１９．２０によってパラレルに変換さ
れて、ＬＡバス５３を通してＬＡデータレジスタ１６，
データバス５１を介して、ＤＭＡ制御回路ｌ４にあるア
ドレスカウンタの出力受信ハッファのアドレスがアドレ
スバス５２によって与えられた受信バッファアドレスに
データが書かれる。
ＲＴ１７，１８，１９．２０によってパラレルに変換さ
れて、ＬＡバス５３を通してＬＡデータレジスタ１６，
データバス５１を介して、ＤＭＡ制御回路ｌ４にあるア
ドレスカウンタの出力受信ハッファのアドレスがアドレ
スバス５２によって与えられた受信バッファアドレスに
データが書かれる。
この様にＵＲＴ１７．１８．１９．２０とメモリ部４の
間でＤＭＡ転送されるたびに、ＤＭＡ制御回路ｌ４のア
ドレスカウンタをカウントアップ、レンジカウンタをカ
ウントダウンおよび転送中バッファ残量検出回路１３を
カウントダウンさせる。転送中バッファ残量検出回路１
３は受信バッファ長の１／２のバイト数の転送が終了し
たことを検出すると、ＬＡ制御回路１５に指示を出しＬ
Ａ制御回路１５はアドレスバス５２を通して、次の受信
バッファアドレスをアドレスレジスタ１１に受信バッフ
ァ長をデータバス５１を介してレンジレジスタ１２にセ
ットしておく。
間でＤＭＡ転送されるたびに、ＤＭＡ制御回路ｌ４のア
ドレスカウンタをカウントアップ、レンジカウンタをカ
ウントダウンおよび転送中バッファ残量検出回路１３を
カウントダウンさせる。転送中バッファ残量検出回路１
３は受信バッファ長の１／２のバイト数の転送が終了し
たことを検出すると、ＬＡ制御回路１５に指示を出しＬ
Ａ制御回路１５はアドレスバス５２を通して、次の受信
バッファアドレスをアドレスレジスタ１１に受信バッフ
ァ長をデータバス５１を介してレンジレジスタ１２にセ
ットしておく。
ＤＭＡ制御回路ｌ４のレンジカウンタがゼロになった場
合、メモリ部４に格納されている受信バッファの先頭ア
ドレスと受信バッファ長の確保動作をするのではなく、
受信バッファ長の１／２のバイト数の転送終了したこと
を検出して確保してきたアドレスレジスタｌ１とレンジ
レジスタ１２にセットされている受信バッファの先頭ア
ドレスと受信バッファ長を、ＤＭＡ制御回路１４のアド
レスカウンタとレンジカウンタにセットすることにより
、ＵＲＴ１７，１８，１９，２０からのデータをＬＡバ
ス５３，ＬＡデータレジスタ１４，データバス５ｌを介
してメモリ部４への転送を継続させる。
合、メモリ部４に格納されている受信バッファの先頭ア
ドレスと受信バッファ長の確保動作をするのではなく、
受信バッファ長の１／２のバイト数の転送終了したこと
を検出して確保してきたアドレスレジスタｌ１とレンジ
レジスタ１２にセットされている受信バッファの先頭ア
ドレスと受信バッファ長を、ＤＭＡ制御回路１４のアド
レスカウンタとレンジカウンタにセットすることにより
、ＵＲＴ１７，１８，１９，２０からのデータをＬＡバ
ス５３，ＬＡデータレジスタ１４，データバス５ｌを介
してメモリ部４への転送を継続させる。
次に、第２の発明について図面を参照して説明する。
第２図は第２の発明のブロック図である。
回線制御部ｌはアドレスレジスタ１ｌとレンジレジスタ
１２の受信バッファ長レジスタｌ６と確保受信バ，ファ
長レジスタ１３と比較回路１７とＤＭＡ制御回路１４と
ＬＡ制御回路ｌ５とＬＡデータレジスタｌ８及び汎用レ
シーバ／トランスミッタ（ＵＲＴ）１ ９，２０，２１
．２２から構成される。
１２の受信バッファ長レジスタｌ６と確保受信バ，ファ
長レジスタ１３と比較回路１７とＤＭＡ制御回路１４と
ＬＡ制御回路ｌ５とＬＡデータレジスタｌ８及び汎用レ
シーバ／トランスミッタ（ＵＲＴ）１ ９，２０，２１
．２２から構成される。
プロセッサ部２は通信制御装置全体の制御を行うプロ，
ク、上位バスインタフェース部３は通信制御装置と上位
のホストコンピュータとのインタフェースを制御するブ
ロックメモリ部４は通信制御装置を制御するためのファ
ームウェアと制御テーブル及び送信データ／受信データ
が格納されるメモリである。
ク、上位バスインタフェース部３は通信制御装置と上位
のホストコンピュータとのインタフェースを制御するブ
ロックメモリ部４は通信制御装置を制御するためのファ
ームウェアと制御テーブル及び送信データ／受信データ
が格納されるメモリである。
アドレスレジスタ１１はメモリ部に割当てられる送信バ
ッファ及び受信バッファの先頭アドレスを格納する。特
に受信バッファの先頭アドレスは複数格納できる。レン
ジレジスタｌ２は送信バッファ及び受信バッファのバッ
ファ長を格納する。
ッファ及び受信バッファの先頭アドレスを格納する。特
に受信バッファの先頭アドレスは複数格納できる。レン
ジレジスタｌ２は送信バッファ及び受信バッファのバッ
ファ長を格納する。
特に受信バッファのバッファ長は複数格納できる。
確保受信バッファ長レジスタ１３は受信バッファ確保処
理で得たバッファ長の合計を格納しておくレジスタで、
受信バッファ長レジスタ１６と比較回路１７で比較され
る。
理で得たバッファ長の合計を格納しておくレジスタで、
受信バッファ長レジスタ１６と比較回路１７で比較され
る。
受信バッファ長レジスタ１６は受信データに付加されて
いる受信バッファ長を格納するレジスタである。
いる受信バッファ長を格納するレジスタである。
比較回路１７は確保受信バッファ長レジスタ１３と受信
バッファ長レジスタｌ６とを比較する回路であり、確保
受信バッファ長レジスタｌ３と受信バッファ長レジスタ
１６が等しくなるか、受信バッファ永レジスタｌ６の方
が小さくなるまで受信バッファの確保要求をＬＡ制御回
路１５に行う。
バッファ長レジスタｌ６とを比較する回路であり、確保
受信バッファ長レジスタｌ３と受信バッファ長レジスタ
１６が等しくなるか、受信バッファ永レジスタｌ６の方
が小さくなるまで受信バッファの確保要求をＬＡ制御回
路１５に行う。
ＤＭＡ制御回路ｌ４はプロセッサ部２を介さないで直接
メモリ部４とＬＡデータレジスタ１８との間でデータバ
ス５ｌを通してデータ転送させる為の受信アドレスカウ
ンタおよびレンジカウンタを含む制御回路である。
メモリ部４とＬＡデータレジスタ１８との間でデータバ
ス５ｌを通してデータ転送させる為の受信アドレスカウ
ンタおよびレンジカウンタを含む制御回路である。
ＬＡ制御回路は汎用レシーバ／トランスミッタ（ＵＲＴ
）１９，２０，２１．２２の制御およびバッファ確保処
理を行う制御回路である。
）１９，２０，２１．２２の制御およびバッファ確保処
理を行う制御回路である。
ＬＡデータレジスタｌ８は汎用レシーバ／トランスミッ
タ（ＵＲＴ）１９，２０，２１．２２のパラレルデータ
を一時蓄積してオ＜テータハッファ回路である。
タ（ＵＲＴ）１９，２０，２１．２２のパラレルデータ
を一時蓄積してオ＜テータハッファ回路である。
汎用レシーバ／トランスミッタ（ＵＲ，Ｔ）１９，２０
，２１，２２は回線からのシリアルデータなパラレルデ
ータに変換したり伝送制御キャラクタの検出を行う汎用
レシーバ／トランスミッタである。
，２１，２２は回線からのシリアルデータなパラレルデ
ータに変換したり伝送制御キャラクタの検出を行う汎用
レシーバ／トランスミッタである。
かかる構戒の動作を以下に説明する。
上位バスインタフェース部３によってアドレスバス５２
とデータバス５１を介してメモリ部４に通信制御装置を
制御するためのファームウェアが格納されている。
とデータバス５１を介してメモリ部４に通信制御装置を
制御するためのファームウェアが格納されている。
ホストコンピュータより受信コマンドが発行されると、
本コマンドは上位バスインタフェース部３，データバス
５ｌを通してメモリ部４に転送されメモリ部４に格納さ
れるファームウェアによって解読される。ＬＡ制御回路
１５、ＵＲＴ１９，２０，２１．２２およびＤＭＡ制御
回路１４の初期設定をメモリ部４に格納されているファ
ームウェアとプロセッサ部２によって行い、回線からの
データを受信可能とする。
本コマンドは上位バスインタフェース部３，データバス
５ｌを通してメモリ部４に転送されメモリ部４に格納さ
れるファームウェアによって解読される。ＬＡ制御回路
１５、ＵＲＴ１９，２０，２１．２２およびＤＭＡ制御
回路１４の初期設定をメモリ部４に格納されているファ
ームウェアとプロセッサ部２によって行い、回線からの
データを受信可能とする。
初期設定時（受信起動時）にメモリ部４に格納されてい
る受信バッファの先頭アドレスと受信バッファ長をデー
タバス５１を介してアドレスレジスタ１１，レンジレジ
スタ１２にセットすると共にＤＭＡ制御回路ｌ４の中に
あるアドレスカウンタおよびレンジカウンタにセットす
る。この動作と同時に確保受信バッファ長レジスタｌ３
にセットする。
る受信バッファの先頭アドレスと受信バッファ長をデー
タバス５１を介してアドレスレジスタ１１，レンジレジ
スタ１２にセットすると共にＤＭＡ制御回路ｌ４の中に
あるアドレスカウンタおよびレンジカウンタにセットす
る。この動作と同時に確保受信バッファ長レジスタｌ３
にセットする。
受信データに付加されている受信バッファ長を受信バッ
ファ長レジスタ１６にセットし、比較回路ｌ７で比較し
、受信バッファ長レジスタの方が大きい場合、ＬＡ制御
回路に要求を出し、メモリ部に格納している受信バッフ
ァ先頭アドレスと受信ハッファ長をデータバス５ｌを通
してアドレスレジスタ１１とレンジレジスタ１２にセッ
トし、確保受信バッファ長レジスタ１３の値に受信バッ
ファ長を加算する。
ファ長レジスタ１６にセットし、比較回路ｌ７で比較し
、受信バッファ長レジスタの方が大きい場合、ＬＡ制御
回路に要求を出し、メモリ部に格納している受信バッフ
ァ先頭アドレスと受信ハッファ長をデータバス５ｌを通
してアドレスレジスタ１１とレンジレジスタ１２にセッ
トし、確保受信バッファ長レジスタ１３の値に受信バッ
ファ長を加算する。
受信バッフ７長レジスタ１６の値が小さいか、等しくな
るまで受信バッファの確保動作を行い、アドレスレジス
タ１１とレンジレジスタｌ２にセットしておく。
るまで受信バッファの確保動作を行い、アドレスレジス
タ１１とレンジレジスタｌ２にセットしておく。
回線から受信データが受信されるとシリアルデータは、
ＵＲＴ１９，２０，２１．２２によってパラレル変換さ
れてＬＡバス５３を通してＬＡデータレジスタ１８、デ
ータバス５１を介してＤＭＡ制御回路１４にあるアドレ
スカウンタによって与えられた受信バッファアドレスに
データが書かれる。
ＵＲＴ１９，２０，２１．２２によってパラレル変換さ
れてＬＡバス５３を通してＬＡデータレジスタ１８、デ
ータバス５１を介してＤＭＡ制御回路１４にあるアドレ
スカウンタによって与えられた受信バッファアドレスに
データが書かれる。
この様にＵＲＴ１９，２０，２１．２２とメモリ部４の
間でＤＭＡ転送されるたびに、ＤＭＡ制御回路ｌ４のア
ドレスカウンタをカウントアップ、レンジカウンタをカ
ウントダウンさせる。
間でＤＭＡ転送されるたびに、ＤＭＡ制御回路ｌ４のア
ドレスカウンタをカウントアップ、レンジカウンタをカ
ウントダウンさせる。
もし、ＤＭＡ制御回路ｌ４のレンジカウンタがゼロにな
った場合、メモリ部４に格納されている受信ハッファの
先頭アドレスと受信バッファ長の確保動作するのではな
く、受信起動時にセットしてあるアドレスレジスタ１１
とレンジレジスタ１２の受信バッファ先頭アドレスと受
信ハッファ長をＤＭＡ制御回路ｌ４のアドレスカウンタ
とレンジカウンタにセットすることにより、ＵＲＴ１９
，２０，２１．２２からのデータ．をＬＡバス５３，Ｌ
Ａデータレジスタ１８，データバス５１を介してメモリ
部への転送を継続させる。
った場合、メモリ部４に格納されている受信ハッファの
先頭アドレスと受信バッファ長の確保動作するのではな
く、受信起動時にセットしてあるアドレスレジスタ１１
とレンジレジスタ１２の受信バッファ先頭アドレスと受
信ハッファ長をＤＭＡ制御回路ｌ４のアドレスカウンタ
とレンジカウンタにセットすることにより、ＵＲＴ１９
，２０，２１．２２からのデータ．をＬＡバス５３，Ｌ
Ａデータレジスタ１８，データバス５１を介してメモリ
部への転送を継続させる。
〔発明の効果〕
以上説明したように第１の発明は、受信バッファ残量が
規定値以下であることを検出して次の受信バッファの確
保処理をあらかじめおこなうことによ９て、途中のデー
タ転送動作を中断することなくデータ転送ができるため
オーバランが起こりに＜＜、性能がアップできる効果が
ある。
規定値以下であることを検出して次の受信バッファの確
保処理をあらかじめおこなうことによ９て、途中のデー
タ転送動作を中断することなくデータ転送ができるため
オーバランが起こりに＜＜、性能がアップできる効果が
ある。
また、第２の発明は、受信起動時に受信バッファを確保
する際、受信データに付加されている受信バッファ長と
確保した受信バッファ長の合計が等しいか確保した受信
バッファ長の合計が大きくなるまで繰り返し受信バッフ
ァを確保しているため、途中のデータ転送動作が中断す
ることなくデータ転送ができるので、オーバランが起こ
りにくく、性能がアップできる効果がある。
する際、受信データに付加されている受信バッファ長と
確保した受信バッファ長の合計が等しいか確保した受信
バッファ長の合計が大きくなるまで繰り返し受信バッフ
ァを確保しているため、途中のデータ転送動作が中断す
ることなくデータ転送ができるので、オーバランが起こ
りにくく、性能がアップできる効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を示
すブロック図である。 ｌ・・・・・・回線制御部、２・・・・・・フロセッサ
部、３・・・・・・上位バスインタフェース部、４・・
・・・・メモリＬ５１・・・・・・データバス、５２・
・・・・・アドレスバス、５３・・・・・・ＬＡバス、
１１・・・・・・アドレスレジスタ、ｌ２・・・・・・
レンジレジスタ、１３・・・・・・転送中バッファ残量
検出回路、１３’・・・・・・確保受信バッファ長レジ
スタ、１４・・・・・・ＤＭＡ制御回路、１５・・・・
・・ＬＡ制御回路、１６．１８’・・・・・・ＬＡデー
タレジスタ、１６′・・・・・・受信バッファ長レジス
タ、１７，１８，１９，１９’ ，２０，２１．２２・
・・・・・汎用レシーバ／トランスミッタ （ＵＲＴ）、 １ ７′ ・・・・・比較回路。
すブロック図である。 ｌ・・・・・・回線制御部、２・・・・・・フロセッサ
部、３・・・・・・上位バスインタフェース部、４・・
・・・・メモリＬ５１・・・・・・データバス、５２・
・・・・・アドレスバス、５３・・・・・・ＬＡバス、
１１・・・・・・アドレスレジスタ、ｌ２・・・・・・
レンジレジスタ、１３・・・・・・転送中バッファ残量
検出回路、１３’・・・・・・確保受信バッファ長レジ
スタ、１４・・・・・・ＤＭＡ制御回路、１５・・・・
・・ＬＡ制御回路、１６．１８’・・・・・・ＬＡデー
タレジスタ、１６′・・・・・・受信バッファ長レジス
タ、１７，１８，１９，１９’ ，２０，２１．２２・
・・・・・汎用レシーバ／トランスミッタ （ＵＲＴ）、 １ ７′ ・・・・・比較回路。
Claims (1)
- 【特許請求の範囲】 １、プロセッサ部と、上位インタフェース部と、回線制
御部と、メモリ部から構成される通信制御装置に於て、
複数個の受信データバッファの先頭アドレス及び受信バ
ッファ長を格納するアドレスレジスタ及びレンジレジス
タと、回線制御部からメモリ部へ転送中の受信バッファ
の残量を示す転送中バッファ残量検出回路を有し、転送
中の受信バッファの残量が規定値以下を検出すると、次
の受信バッファの確保処理を行ない、上記アドレスレジ
スタ及びレンジレジスタへの格納を行ない、転送中の受
信バッファの残量がゼロを検出すると、次の受信バッフ
ァを示す上記アドレスレジスタ及びレンジレジスタの内
容を使用して、回線制御部からメモリ部への転送を継続
することを特徴とする受信バッファ制御方式。 ２、プロセッサ部と上位インタフェース部と回線制御部
とメモリ部から構成される通信制御装置に於いて、受信
データに付加されている受信バッファ長を一時記憶する
手段と、受信バッファの確保処理をおこなって確保した
受信データバッファの先頭アドレスと受信バッファ長を
複数保持する手段と、受信データに付加されている受信
バッファ長と確保した受信バッファ長とを比較する手段
と、受信データに付加された受信バッファ長と確保した
受信バッファ長の合計が等しいかあるいは受信バッファ
長の方が小さくなるまで受信バッファを確保する手段を
有する受信バッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189467A JPH0353736A (ja) | 1989-07-21 | 1989-07-21 | 受信バッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189467A JPH0353736A (ja) | 1989-07-21 | 1989-07-21 | 受信バッファ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353736A true JPH0353736A (ja) | 1991-03-07 |
Family
ID=16241761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189467A Pending JPH0353736A (ja) | 1989-07-21 | 1989-07-21 | 受信バッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353736A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553754U (ja) * | 1991-12-27 | 1993-07-20 | 新東工業株式会社 | 鋳枠移動装置 |
| JP2008210012A (ja) | 2007-02-23 | 2008-09-11 | Fujitsu Ltd | データ復号処理プログラムおよびデータ復号処理装置 |
| CN113064847A (zh) * | 2021-03-25 | 2021-07-02 | 浙江清华柔性电子技术研究院 | 数据传输方法、***、处理器及dma控制器 |
-
1989
- 1989-07-21 JP JP1189467A patent/JPH0353736A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553754U (ja) * | 1991-12-27 | 1993-07-20 | 新東工業株式会社 | 鋳枠移動装置 |
| JP2008210012A (ja) | 2007-02-23 | 2008-09-11 | Fujitsu Ltd | データ復号処理プログラムおよびデータ復号処理装置 |
| CN113064847A (zh) * | 2021-03-25 | 2021-07-02 | 浙江清华柔性电子技术研究院 | 数据传输方法、***、处理器及dma控制器 |
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