JPS61198339A - マイクロプログラムデバツグ機能付きデ−タ処理装置 - Google Patents

マイクロプログラムデバツグ機能付きデ−タ処理装置

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JPS61198339A
JPS61198339A JP60039236A JP3923685A JPS61198339A JP S61198339 A JPS61198339 A JP S61198339A JP 60039236 A JP60039236 A JP 60039236A JP 3923685 A JP3923685 A JP 3923685A JP S61198339 A JPS61198339 A JP S61198339A
Authority
JP
Japan
Prior art keywords
microprogram
address
request
cpu
support processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60039236A
Other languages
English (en)
Inventor
Kazutoshi Eguchi
江口 和俊
Eiji Ishibashi
石橋 英次
Ikuo Uchibori
内堀 郁夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の技術分野] この発明は、CPUのマイクロプログラムのデバッグが
可能なマイクロブaグラムデバッグ機能付きデータ処理
装置に関する。
[発明の技術的背景とその問題点] 従来のマイクロプログラム制御方式のデータ処理装置で
は、CPUのマイクロプログラムのデバッグは、固有の
、しかも限られた機能しか持たない装置によって行なわ
れており、その操作も複雑であった。このため、従来は
効率良くマイクロプログラムデバッグを行なうことは困
難であった。
[発明の目的」 この発明は上記事情に鑑みてなされたものでその目的は
、高機能で且つ操作性の良いマイクロプログラムデバッ
グ・ツールが実現できるマイクロプログラムデバッグ機
能付きデータ処理装置を提供することにある。
[発明の概要] この発明によれば、マイクロプログラムデバッグの実行
制御を行なうサポートプロセッサと、マイクロプログラ
ムを格納する書換え可能な制御記憶、上記サポートプロ
セッサからの要求に応じてマイクロプログラム動作の停
止、並びにマイクロ命令の読出し/書込みを行なうCP
Uコントロール部、このCPUコントロール部により害
込み可能なアドレスマツチレジスタ、このアドレスマツ
チレジスタの内容と上記制御記憶に対するアドレスとを
比較し、一致検出時にその旨を上記コントロール部に通
知する比較器を有するCPUとを具備したマイクロプロ
グラムデバッグ機能付きデータ処理装置が提供される。
上記CPU内のCPUコントロール部は、上記サポート
プロセッサからの要求が動作停止要求の場合、または上
記比較器が一致検出を通知した場合に、CPUのマイク
ロプログラム動作を停止する停止手段と、上記要求が読
出し要求の場合に、上記停止手段によって停止されたC
PU内部の特定装置に対してのみ1クロック動作を行な
わせ、上記サポートプロセッサにより指定される上記制
卸記憶のアドレスからのデータ読出しを行なう手段と、
上記要求が書込み要求の場合に、上記停止手段によって
停止されたCPU内部の特定装置に対してのみ1クロッ
ク動作を行なわせ、上記サポートプロセッサにより指定
される上記制御記憶のアドレスに同サポートプロセッサ
からの書込みデータを書込む手段と、上記要求が1ステ
ップ実行の場合に、上記停止手段によって停止されたC
PU内部に対して1クロック動作を行なわせる手段とを
備えており、マイクロプログラムデバッグに必要な1ス
テツプ毎のマイクロ命令の読出し/書込み、および1ス
テツプ毎のマイクロプログラム実行がサポートプロセッ
サからの要求に応じて行なわれる構成となっている。
[発明の実施例] 第1図はこの発明の一実施例に係るマイクロプログラム
デバッグ機能付きデータ処理装置の構成を示す。同図に
おいて、10はCPU、20はCPU10のマイクロプ
ログラムのデバッグの実行制御を行なうサポートプロセ
ッサである。c p u ioにおいて、11は各種の
マイクロプログラムを格納する書換え可能な制御記憶、
12はサポートプロセッサ20からの要求に応じてc 
p u ioのマイクロプログラム動作の停止、並びに
マイクロ命令の読出し/書込み等を行なうCPUコント
ロール部である。
制御記憶11は、同制御記憶11から読出されるマイク
ロ命令を保持するマイクロ命令レジスタ(以下、MIR
と称する)13の入力、および同制御記憶11に対する
書込みデータを保持する書込みレジスタ14Wの出力と
、信号線31によりそれぞれ接続されている。MIR1
3の出力は、信号線32により、読出しレジスタ14R
およびマイクロ命令実行用のレジスタ15の各入力と接
続されている。読出しレジスタ14Rの出力は信号線3
3により、書込みレジスタ14Wの入力は信号線34に
より、いずれもCPUコントロール部1部上2続されて
いる。
MIR13のクロック入力は信号線35によりオアゲー
ト(以下、ORと称する)16の出力と接続されている
。0R16の一方の入力は(後述するクロック発生器1
7から発生されるクロック信号に同期した)クロック信
号CLKを伝達する信号13Bに接続され、0R16の
他方の入力はクロック信@CLKIを伝達する信号線3
7によりCPUコントロール部1部上2続されている。
上記クロック信号CLKは、レジスタ15のクロック入
力にも供給されるようになっている。読出しレジスタ1
4Rのクロック入力はクロック信号CLK2を伝達する
信号線38により、書込みレジスタ14WのりOツク入
力はクロック信号CLK3を伝達する信号I!39によ
り、いずれもCPUコントロール部1部上2続されてい
る。
17はCP tJ 10の動作に必要なりロック信号を
生成するクロック発生器(以下、CGと称する)である
。CG17は同CG 17のクロック生成動作停止を指
定する信号線41によりCPUコントロール部1部上2
続されている。18は入力A、B、Sを有し、A、Bい
ずれか一方を、入力Sの内容に応じて選択するセレクタ
(以下、SELと称する)である。
5ELi8の入力Aは信号線42によりCPUコントロ
ール部12と接続され、入力Bは信号線43によりMI
R13と接続される。信号線43は、MIR13に保持
されたマイクロ命令のアドレス部(分岐アドレス部)の
内容を伝達するのに用いられる。また、5EL18の入
力Sは信号線44によりCPLJコントロール部12と
接続されている。S E 118の出力は、制御記憶1
1のアドレスを生成するマイクロシーケンサ19と信号
線45により接続されている。マイクロシーケンサ19
は、信号@44によりCPUコントロール部1部上2信
号線46によりMIR13と、それぞれ接続されている
。信号線46は、MIR13に保持されたマイクロ命令
の分岐指定部の内容を伝達するのに用いられる。マイク
ロシーケンサ19で生成されたアドレスは、信号線47
により制御記憶11のアドレス入力に供給されるように
なっている。
21はCPUコントロール部1部上2り書込み可能なア
ドレスマツチレジスタ(以下、AMレジスタと称する)
、22は比較器である。AMレジスタ21の入力は信号
線48によりCPUコントロール部1部上2続され、A
Mレジスタ21の出力は信号@49により比較器22の
一方の入力と接続されている。比較器22の他方の入力
は信号線47に接続され、比較器22の出力は信号ll
51によりCPUコントロール部1部上2続されている
c p u ioおよびサポートプロセッサ20はシス
テムバス60により相互接続されている。またCPU〈
内のCPUコントロール部1部上2よびサポートプロセ
ッサ20はシリアルバス70により相互接続されている
。なお第1図において、主記憶装置などは省略されてい
る。
次にこの発明の一実施例の動作を説明する。CPU、1
0においては、マイクロシーケンサ19により次に実行
すべきアドレスが生成され。マイクロシーケンサ19で
生成されたアドレスは信号線47を介して制御記憶11
に供給され、これにより制御記憶11の対応するアドレ
スからマイクロ命令が取出される。制御記憶11から取
出されたマイクロ命令は信号線31を介してMIR13
に供給され、CG17からのクロック信号に同期したり
Oツク信号CLKがそのクロック入力に供給されること
により、同MIR13に保持される。上記クロック信号
CLKはレジスタ15のクロック入力にも供給される。
これにより、MIR13に保持されていたマイクロ命令
は、信号線32経出でレジスタ15に保持される。
レジスタ15に保持されたマイクロ命令の所定ツーイー
ルドの各ビット(または所定フィールドのデコード信号
)はCP U 10内の各部に導かれ、これにより各部
が制御される。MIR13に保持されたマイクロ命令の
アドレス部の内容は信号線43を介して5EL18の入
力Bに供給され、同分岐指定部の内容は信号線46を介
してマイクロシーケンサ19に供給される。5E118
は、(後述するマイクロプログラム・デバッキング・モ
ードにない)通常状態においては、入力Bの内容、即ち
アドレス部の内容を選択する。このアドレス部の内容は
、信号線45を介してマイクロシーケンサ19に供給さ
れる。マイクロシーケンサ19は前回生成したアドレス
を+1する+1回路を内蔵しており、通常状態では、こ
の+1回路の出力または5E118より選択されたアド
レス部の内容(分岐アドレス)をマイクロ命令の分岐指
定部の内容に応じて選択し、次の実行アドレスを出力す
る。なお、マイクロシーケンサ19は、上記したアドレ
スの他に、マクロ命令により指定される1連のマイクロ
命令処理の先頭アドレス、および割込み発生時に指定さ
れるアドレス等も選択する機能を有しているが、この発
明に直接関係しないためこの点に関する詳細な説明は省
略する。
さてサポートプロセッサ20は、CP U 10のマイ
クロプログラムのデバッグを行ないたい場合、< c 
p u ioのマイクロプログラムの動作の停止を要求
する)動作停止要求を発生し、同要求をシリアルバス7
0経由でCP U 10内のCPUコントロール部12
に転送する。CPUコントロール部12は、サポートプ
ロセッサ20からの動作停止要求に応じて信号線41を
0FFL、CG 17の動作を停止させる。これにより
CP U 10の動作に必要なりロック信号の生成が停
止される。この結果、CP LJ 10のマイクロプロ
グラム動作が停止される。この停止状態を、マイクロプ
ログラム・デバッキング・モードと呼ぶ。CPUコン十
ロール部12は、サポートプロセッサ20からの動作停
止要求の実行を完了すると、即ちCP U 10をマイ
クロプログラム・デバッキング・モード(以下、MPD
モードと称する)に設定すると、シリアルバス70を介
してサポートプロセッサ20に割込みをかけ、同プロセ
ッサ20にその旨を通知する。これにより、サポートプ
ロセッサ20はCP Ll 10のマイクロプログラム
動作が停止されていること、即ちMPDモードの設定が
行なわれたことを認識する。
サポートプロセッサ20は、MPDモードにおいて割引
記憶11の内容(マイクロ命令)を読出したい場合、所
望のアドレスおよび読出し要求をCPUコントロール部
12に転送する。CPUコントロール部12は、サポー
トプロセッサ20からの読出し要求に応じ、同プロセッ
サ20で指定されたアドレスを信号線42経由で5EL
18の入力Aに供給すると共に、信号線44をONする
。5E118は、信号$1144がON状態の場合、入
力A、Bのうち入力Aの内容、即ちサポートプロセッサ
20で指定されたアドレスを選択し、信号線45経由で
マイクロシーケンサ19に供給する。マイクロシーケン
サ19は、信号線44がON状態の場合、5E118か
らのアドレスを信号線46の状態に無関係に選択し、信
号線41経由で制翻記憶11に供給する。これにより、
サポートプロセッサ20で指定された制御記憶11のア
ドレスから、対応するマイクロ命令が信号線31上に読
出される。CPUコントロール部12は、サポートプロ
セッサ20からの読出し要求に応じ、信号線37上にク
ロック信号CLK1を1クロツクだけ出力する。このク
ロック信号CLKIは0R16および信号線35を介し
てMIR13のクロック入力に供給され、これにより信
号!lA31上のマイクロ命令がMIR13に保持され
る。またCPUコントロール部12は、クロック信号C
LKI出力後一定時間が経過すると信号線38上にクロ
ック信号CLK2を1クロツクだけ出力する。このクロ
ック信号CLK2は読出しレジスタ14Rのり白ツク入
力に供給され、これによりMIR13に保持されたマイ
クロ命令が信号1132経由で読出しレジスタ14Rに
取込まれる。CPUコントロール部12は上記の動作を
完了すると、サポートプロセッサ20に割込みをかける
。サポートプロセッサ20は、読出し要求に対するCP
Uコントロール部12からの割込みに応じ、シリアルバ
ス70.同CPUコントロール部12、および信号線3
3を介して読出しレジスタ14Rの内容を読取り、デバ
ッグに必要な処理を行なう。
次に、MPDモードにおける制御記憶11に対する書込
み動作を説明する。サポートプロセッサ20は、MPD
モードにおいて制御記憶11の所望のアドレスに所望の
マイクロ命令を書込みたい場合、上記アドレスおよび書
込み要求をシリアルバス70経由でCPUコントロール
部12に転送する。またサポートプロセッサ20は、所
望の書込みデータ(マイクロ命令)をCPUコントロー
ル部12に転送する。CPUコントロール部12は、サ
ポートプロセッサ20からの書込み要求に応じ、同プロ
セッサ20からの書込みデータを信号線34上に出力す
ると共に、信号線39上にクロック信号CLK3を1ク
ロツクだけ出力する。これにより、クロック信号CLK
3は書込みレジスタ14Wのクロック入力に供給され、
信号線34上の書込みデータは書込みレジスタ14Wに
保持される。またCPUコントロール部12は、サポー
トプロセッサ20からの書込み要求に応じ、読出し要求
時と同様のアドレス制御を行なう。しかして、マイクロ
シーケンサ19から制御記憶11に対し、サポートプロ
セッサ20で指定されたアドレスが選択出力される。こ
の結果、サポートプロセッサ20で指定された制御記憶
11のアドレスに、書込みレジスタ14Wの内容、即ち
サポートプロセッサ20から転送された書込みデータ(
マイクロ命令)が書込まれる。このとき、CPUコント
ロール部12から信号線37上にクロック信号CLKI
を1クロツク出力し、上記書込みデータをMIR13に
ロードすることも可能である。
また第1図の構成では、CP U 10のマイクロプロ
グラム動作を停止させて、制御記憶11の指定アドレス
の読出し/書込みを行なった場合、その停止時の実行ア
ドレスを例えばサポートプロセッサ20またはマイクロ
シーケンサ19が上記した一連の動作中保持していれば
、同アドレスをCPUコントロール部12を通して再設
定し、CG 17を再起動することにより、停止前後で
連続性を損うことなくマイクロプログラムの処理を続行
することが可能となる。
更に第1図の構成では、MPDモードにおいて、サポー
トプロセッサ20が前記したように制御記憶11に対す
るアドレス指定を行ない、CPUコントロール部12を
通してCG17を1クロック分だけ動作させることによ
り、マイクロプログラムの1ステツプ毎の実行も可能で
ある。
また、この実施例では、マイクロプログラムの特定アド
レスが実行された場合にマイクロプログラム動作を停止
させる、いわゆるマイクロプログラム・アドレスマツチ
機能が、次に示すように実現される。サポートプロセッ
サ20は、マイク9プログラムの特定アドレスでその動
作を停止させたい場合、その旨の要求を該当アドレスと
共にCPUコントロール部12に供給する。CPUコン
トロール部12は、サポートプロセッサ20からの要求
に応じ、サポートプロセッサ20から供給されたアドレ
スを信号線48経由でAMレジスタ21に設定する。
AMレジスタ21の設定アドレスは信号線49経由で比
較器22の一方の入力に供給される。比較器22の他方
の入力にはマイクロシーケンサ19から出力される制御
記憶11に対するアドレスが供給される。
比較器22は、上記両アドレスを比較する。そして比較
器22は一致を検出すると、その旨を信号線51経由で
CPUコントロール部12に通知する。CPUコントロ
ール部12は、比較器22からの一致検出通知に応じて
信号線41を0FFL、CG17の動作を停止させる。
これにより、マイクロプログラムの動作が停止する。す
なわち、マイクロプログラム・アドレスマツチ機能が実
現される。
上記したように、この実施例によれば、サポートプロセ
ッサ20からの要求に応じ、CP U 10のマイクロ
プログラム動作の停止、制御記憶11の指定アドレスの
読出し/l込み、マイクロプログラムの再実行、任意ア
ドレスからのマイクロプログラムの実行、任意アドレス
からのマイクロプログラムの1ステップ実行、更にはマ
イクロプログラムが特定アドレスを実行した場合のマイ
クロプログラム動作停止が行なえる。したがって、これ
らの諸撮能を、サポートプロセッサ20(の例えばソフ
トウェア)が適当に組合わせることにより、マイクロプ
ログラムをトレースモードで走行させたり、或はマイク
ロプログラム上にブレークポイントを設定したり、とい
った高度なマイクロプログラムデバッグ機能が実現でき
る。
なお、サポートプロセッサ20にCRTディスプレイ端
末などを接続し、同端末装置を操作することにより上記
した動作要求を発行すると共に必要な情報を画面表示す
るようにすれば、マイクロプログラムデバッグが一層効
率的に行なえる。また、保守診断用のサポートプロセッ
サに上記したデバッグ機能を付加することにより、CP
Uの集中管理が可能となる。
[発明の効果] 以上詳述したようにこの発明によれば、マイクロプログ
ラムの実行制御がサポートプロセッサにより行なうこと
ができ、同サポートプロセッサ上に高機能で且つ操作性
の良いマイクロプログラムデバッグ・ツールを実現でき
る。
【図面の簡単な説明】
第1図はこの発明の一実施例に係るマイクロブログラム
デバッグ機能付きデータ処理装置のブロック構成図であ
る。 10・・・CPU、11・・・制御記憶、12・・・C
PUコントロール部、13・・・マイクロ命令レジスタ
(MIR)、14R・・・読出しレジスタ、14W・・
・書込みレジスタ、17・・・クロック発生器(CG)
、18・・・セレクタ(SEL)、19・・・マイクロ
シーケンサ、20・・・サポートプロセッサ、21・・
・アドレスマツチレジスタ(AMレジスタ)、22・・
・比較器、60・・・システムバス、70・・・シリア
ルバス。

Claims (1)

  1. 【特許請求の範囲】 マイクロプログラムデバッグの実行制御を行なうサポー
    トプロセッサと、 マイクロプログラムを格納する書換え可能な制御記憶、
    上記サポートプロセッサからの要求に応じてマイクロプ
    ログラム動作の停止、並びにマイクロ命令の読出し/書
    込みを行なうCPUコントロール部、このCPUコント
    ロール部により書込み可能なアドレスマッチレジスタ、
    このアドレスマッチレジスタの内容と上記制御記憶に対
    するアドレスとを比較し、一致検出時にその旨を上記コ
    ントロール部に通知する比較器を有するCPUと、を具
    備し、 上記CPUコントロール部は、上記サポートプロセッサ
    からの要求が動作停止要求の場合、または上記比較器が
    一致検出を通知した場合に、上記CPUのマイクロプロ
    グラム動作を停止する停止手段、上記要求が読出し要求
    の場合に、上記停止手段によって停止されたCPU内部
    の特定装置に対してのみ1クロック動作を行なわせ、上
    記サポートプロセッサにより指定される上記制御記憶の
    アドレスからのデータ読出しを行なう手段、上記要求が
    書込み要求の場合に、上記停止手段によって停止された
    CPU内部の特定装置に対してのみ1クロック動作を行
    なわせ、上記サポートプロセッサにより指定される上記
    制御記憶のアドレスに同サポートプロセッサからの書込
    みデータを書込む手段、および上記要求が1ステップ実
    行の場合に、上記停止手段によって停止されたCPU内
    部に対して1クロック動作を行なわせる手段を備えてい
    ることを特徴とするマイクロプログラムデバッグ機能付
    きデータ処理装置。
JP60039236A 1985-02-28 1985-02-28 マイクロプログラムデバツグ機能付きデ−タ処理装置 Pending JPS61198339A (ja)

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