JPS63123137A - アドレス一致信号発生方式 - Google Patents
アドレス一致信号発生方式Info
- Publication number
- JPS63123137A JPS63123137A JP61268867A JP26886786A JPS63123137A JP S63123137 A JPS63123137 A JP S63123137A JP 61268867 A JP61268867 A JP 61268867A JP 26886786 A JP26886786 A JP 26886786A JP S63123137 A JPS63123137 A JP S63123137A
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- Japan
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- address
- memory
- signal
- ram
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- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 3
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 3
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 19
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 19
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 4
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000000700 radioactive tracer Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はアドレス一致信号発生方式に関し、特にマイク
ロプログラミング方式のもとてマイクロプログラムの制
御を受けつつ運用される論理装置において検査や診断を
行うために、マイクロプログラムを格納するメモリの所
定の番地にてアドレス一致信号を発生させるアドレス−
致信号発生方式に関する。
ロプログラミング方式のもとてマイクロプログラムの制
御を受けつつ運用される論理装置において検査や診断を
行うために、マイクロプログラムを格納するメモリの所
定の番地にてアドレス一致信号を発生させるアドレス−
致信号発生方式に関する。
従来技術
従来、この種のアドレス一致信号発生方式では、アドレ
ス一致検出のための所定のアドレス情報を格納するレジ
スタと、このレジスタの出力と、マイクロプログラムを
格納するメモリへのアクセスアドレスとを比較する比較
器とによって構成されたアドレス一致信号検出回路によ
り実現されていた。
ス一致検出のための所定のアドレス情報を格納するレジ
スタと、このレジスタの出力と、マイクロプログラムを
格納するメモリへのアクセスアドレスとを比較する比較
器とによって構成されたアドレス一致信号検出回路によ
り実現されていた。
このような従来のアドレス一致信号検出回路においては
、所定のアドレス情報を格納するレジスタと、このレジ
スタの出力とメモリへのアクセスアドレスとを比較する
比較器とによって構成されていたので、これらのレジス
タと比較器とがメモリへのアクセスアドレスと同じビッ
ト長を必要とし、多くのハードウェア量を必要とすると
いう欠点があった。
、所定のアドレス情報を格納するレジスタと、このレジ
スタの出力とメモリへのアクセスアドレスとを比較する
比較器とによって構成されていたので、これらのレジス
タと比較器とがメモリへのアクセスアドレスと同じビッ
ト長を必要とし、多くのハードウェア量を必要とすると
いう欠点があった。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、少ないハードウェア量でアドレス一致信
号の発生を実現させることができるアドレス一致信号発
生方式の提供を目的とする。
されたもので、少ないハードウェア量でアドレス一致信
号の発生を実現させることができるアドレス一致信号発
生方式の提供を目的とする。
１更匹且羞
本発明によるアドレス一致信号発生方式は、メモリへの
アクセスアドレスが所定アドレスと一致したときにアド
レス一致信号を発生するアドレス一致信号発生方式であ
って、前記メモリと同様に番地割当てされ、かつ前記ア
ドレス一致信号を発生するためのアドレス−数情報を格
納する記憶手段を設け、前記メモリへのアクセスアドレ
スが前記記憶手段の前記アドレス−数情報を格納するア
ドレスであるときに前記アドレス一致信号を発生させる
ようにしたことを特徴とする。
アクセスアドレスが所定アドレスと一致したときにアド
レス一致信号を発生するアドレス一致信号発生方式であ
って、前記メモリと同様に番地割当てされ、かつ前記ア
ドレス一致信号を発生するためのアドレス−数情報を格
納する記憶手段を設け、前記メモリへのアクセスアドレ
スが前記記憶手段の前記アドレス−数情報を格納するア
ドレスであるときに前記アドレス一致信号を発生させる
ようにしたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、ＲＯＭ（リードオンリ
メモリ）１と、ＲＡＭ （ランダムアクセスメモリ）２
と、レジスタ（ＭＩＲ）３と、デコーダ（ＤＥＣ）４と
、＋１加算器５と、レジスタ（ＭＡＲ）６と、スタック
メモリ（ＲＴＡ）７と、±に加算器８と、マルチプレク
サ（ＭＰＸ）９と、トラップ制御回路１０とにより構成
されている。
において、本発明の一実施例は、ＲＯＭ（リードオンリ
メモリ）１と、ＲＡＭ （ランダムアクセスメモリ）２
と、レジスタ（ＭＩＲ）３と、デコーダ（ＤＥＣ）４と
、＋１加算器５と、レジスタ（ＭＡＲ）６と、スタック
メモリ（ＲＴＡ）７と、±に加算器８と、マルチプレク
サ（ＭＰＸ）９と、トラップ制御回路１０とにより構成
されている。
ＲＯＭ１はマイクロプログラムを格納し、ＲＡＭ２はア
ドレス一致信号発生データを格納する。
ドレス一致信号発生データを格納する。
また、ＲＡＭ２はデータバス２００を介してマイクロプ
ログラミング方式のもとで運用する図示甘め論理装置内
の演算部３０と図示せぬ他の制御部とに接続されている
。レジスタ３はＲｏＭｌの出力であるマイクロコードを
格納し、このレジスタ３の出力によりデコーダ４はマイ
クロコマンドを作成する。
ログラミング方式のもとで運用する図示甘め論理装置内
の演算部３０と図示せぬ他の制御部とに接続されている
。レジスタ３はＲｏＭｌの出力であるマイクロコードを
格納し、このレジスタ３の出力によりデコーダ４はマイ
クロコマンドを作成する。
＋１加算器５は、マルチプレクサ９の出力であるＲＯＭ
１およびＲＡＭ２へのアクセス番地の入力によりアクセ
ス番地＋１を作成し、レジスタ６は＋１加算器５で作成
されたアクセス番地＋１を格納する。スタックメモリ７
はレジスタ６に格納されたアクセス番地＋１を、ジャン
プ命令実行時またはトラップ動作実行時の復帰番地とし
て格納する。±に加算器８は相対ジャンプ命令における
ジャンプ番地を作成して、マルチプレクサ９に送出する
。マルチプレクサ９はアドレスバス１００を介して論理
装置内の演算部３０と他の制御部とに接続されている。
１およびＲＡＭ２へのアクセス番地の入力によりアクセ
ス番地＋１を作成し、レジスタ６は＋１加算器５で作成
されたアクセス番地＋１を格納する。スタックメモリ７
はレジスタ６に格納されたアクセス番地＋１を、ジャン
プ命令実行時またはトラップ動作実行時の復帰番地とし
て格納する。±に加算器８は相対ジャンプ命令における
ジャンプ番地を作成して、マルチプレクサ９に送出する
。マルチプレクサ９はアドレスバス１００を介して論理
装置内の演算部３０と他の制御部とに接続されている。
トラップ制御回路１０は、論理装置の検査や診断を行い
、および、この論理装置の動作状態を監視するサービス
プロセッサ（ＳＶＰ）５０からの指令によりトラップ動
作を指示する。
、および、この論理装置の動作状態を監視するサービス
プロセッサ（ＳＶＰ）５０からの指令によりトラップ動
作を指示する。
第１図において、ＲＯＭ’ｌおよびＲＡＭ２はマルチプ
レクサ９の出力信号９１により共通にアクセスされて読
出される。このことは、ＲＯＭ１に格納されているマイ
クロプログラムの所定のアドレスにおいてアドレス一致
信号を得たい場合、ＲＯＭＩのアクセス番地と同じＲＡ
Ｍ２の番地に、アドレス一致信号発生データを書込んで
おけばよいことを示す。
レクサ９の出力信号９１により共通にアクセスされて読
出される。このことは、ＲＯＭ１に格納されているマイ
クロプログラムの所定のアドレスにおいてアドレス一致
信号を得たい場合、ＲＯＭＩのアクセス番地と同じＲＡ
Ｍ２の番地に、アドレス一致信号発生データを書込んで
おけばよいことを示す。
ＲＡＭ２の更新用プログラムはＲＯＭＩ内に格納されて
おり、ＲＡＭ２の所定アドレスを更新する場合、この更
新用プログラムを実行させることにより実現する。更新
用プログラムによりＲＡＭ２を更新する場合、ＲＡＭ２
へのアクセス番地はアドレスバス１００を介して供給さ
れ、ＲＡＭ２のこのアクセス番地への更新データはデー
タバス２００を介して供給される。
おり、ＲＡＭ２の所定アドレスを更新する場合、この更
新用プログラムを実行させることにより実現する。更新
用プログラムによりＲＡＭ２を更新する場合、ＲＡＭ２
へのアクセス番地はアドレスバス１００を介して供給さ
れ、ＲＡＭ２のこのアクセス番地への更新データはデー
タバス２００を介して供給される。
アドレスバス１００およびデータバス２００にのせるデ
ータは、予め図示せぬ主記憶中のメールボックスなどに
格納されており、これをＲＡＭ２の更新用プログラムに
て読出し、演算部３０内の図示せぬレジスタファイルな
どに格納し、ＲＡＭ２の更新マイクロ命令を実行すると
き、アドレスバス１００およびデータバス２００を介し
て演算部３０から供給する。
ータは、予め図示せぬ主記憶中のメールボックスなどに
格納されており、これをＲＡＭ２の更新用プログラムに
て読出し、演算部３０内の図示せぬレジスタファイルな
どに格納し、ＲＡＭ２の更新マイクロ命令を実行すると
き、アドレスバス１００およびデータバス２００を介し
て演算部３０から供給する。
アドレスバス１００に読出されたＲＡＭ２の更新アドレ
スデータは、マルチプレクサ９に接続線１０１を介して
供給され、コマンド信号９２によって選択指示され、出
力信号９１によりＲＡＭ２をアクセスする。
スデータは、マルチプレクサ９に接続線１０１を介して
供給され、コマンド信号９２によって選択指示され、出
力信号９１によりＲＡＭ２をアクセスする。
一方、ＲＡＭ２への更新データは、接続線２０１を介し
てＲＡＭ２に供給され、コマンド信号２２によってＲＡ
Ｍ２への書込みが指示される。
てＲＡＭ２に供給され、コマンド信号２２によってＲＡ
Ｍ２への書込みが指示される。
ＲＡＭ２の更新用プログラムの実行指令は、サービスプ
ロセッサ５０により接続線５１を介してトラップ制御回
路１０に指示されることで実現される。
ロセッサ５０により接続線５１を介してトラップ制御回
路１０に指示されることで実現される。
ＲＡＭ２を更新したい場合、サービスプロセッサ５０の
制御下において主記憶中のメールボックスなどにＲＡＭ
２の更新アドレスと更新データとを書込んだ後、接続線
５１を介して指示されたＲＡＭ２更新指令は、トラップ
制御回路１０から接続線１２によりＲＯＭＩ内に格納さ
れているＲＡＭ２の更新用プログラムの先頭番地情報が
マルチプレクサ９に供給され、接続線１１によって選択
出力されて出力信号９１によりＲＯＭ１をアクセスする
ことで実行される。
制御下において主記憶中のメールボックスなどにＲＡＭ
２の更新アドレスと更新データとを書込んだ後、接続線
５１を介して指示されたＲＡＭ２更新指令は、トラップ
制御回路１０から接続線１２によりＲＯＭＩ内に格納さ
れているＲＡＭ２の更新用プログラムの先頭番地情報が
マルチプレクサ９に供給され、接続線１１によって選択
出力されて出力信号９１によりＲＯＭ１をアクセスする
ことで実行される。
サービスプロセッサ５０からのＲＡＭ２の更新用ブログ
ムの実行指令は、必要とするとき突然指示され、今まで
実行していたプログラムに対して割込みを行うこととな
る。
ムの実行指令は、必要とするとき突然指示され、今まで
実行していたプログラムに対して割込みを行うこととな
る。
トラップ制御回路１０ではサービスプロセッサ５０から
のＲＡＭ２の更新用プログラムの実行指令が指示された
場合、タイミング調整を行って現在実行中のプログラム
のアクセス番地に＋１加算器５で＋１加算し、レジスタ
６を介して復帰番地としてスタックメモリ７に格納指示
するとともに、接続線１１によりマルチプレクサ９への
入力線１２を選択指示させる。
のＲＡＭ２の更新用プログラムの実行指令が指示された
場合、タイミング調整を行って現在実行中のプログラム
のアクセス番地に＋１加算器５で＋１加算し、レジスタ
６を介して復帰番地としてスタックメモリ７に格納指示
するとともに、接続線１１によりマルチプレクサ９への
入力線１２を選択指示させる。
ＲＡＭ２の更新用プログラムの最後の実行マイクロ命令
は復帰マイクロ命令であり、この実行マイクロ命令によ
りスタックメモリ７に格納されている、ＲＡＭ２の更新
用プログラムの実行前まで実行されていたプログラムの
再開番地の読出しの実行が指示される。復帰マイクロ命
令の実行は、スタックメモリ７から接続線７１を介して
マルチプレクサ９に供給される復帰番地データをコマン
ド信号９２により出力信号９１として出力させ、この復
帰番地でＲＯＭ１をアクセスすることにより実現される
。
は復帰マイクロ命令であり、この実行マイクロ命令によ
りスタックメモリ７に格納されている、ＲＡＭ２の更新
用プログラムの実行前まで実行されていたプログラムの
再開番地の読出しの実行が指示される。復帰マイクロ命
令の実行は、スタックメモリ７から接続線７１を介して
マルチプレクサ９に供給される復帰番地データをコマン
ド信号９２により出力信号９１として出力させ、この復
帰番地でＲＯＭ１をアクセスすることにより実現される
。
ＲＡＭ２の更新用プログラムの実行により、ＲＡＭ２に
格納されたアドレス一致信号発生データは、ＲＯＭＩお
よびＲＡＭ２のその番地へのアクセスが行われると、ア
ドレスイコール信号（アドレス一致信号）２１としてＲ
ＡＭ２から出力される。アドレスイコール信号２１は論
理装置のマイクロプログラム実行の停止指示および論理
装置内部のハードウェア状態を観察するロジックトレー
サ、またはシンクロスコープなどの同期化信号として用
いられる。
格納されたアドレス一致信号発生データは、ＲＯＭＩお
よびＲＡＭ２のその番地へのアクセスが行われると、ア
ドレスイコール信号（アドレス一致信号）２１としてＲ
ＡＭ２から出力される。アドレスイコール信号２１は論
理装置のマイクロプログラム実行の停止指示および論理
装置内部のハードウェア状態を観察するロジックトレー
サ、またはシンクロスコープなどの同期化信号として用
いられる。
このように、マイクロプログラムを格納するＲＯＭ１と
同じに番地が割当てられ、かつアドレス一致信号発生デ
ータを格納するＲＡＭ２を設け、このＲＡＭ２のアドレ
ス一致信号発生データが格納された番地にＲＯＭ１と共
通してアクセスされたときにアドレス一致信号を発生す
るようにすることによって、ＲＡＭ２を従来の回路に付
加するだけという少ないハードウェア量でアドレス一致
＝ ９− の検出信号であるアドレス一致信号を発生させることが
できる。
同じに番地が割当てられ、かつアドレス一致信号発生デ
ータを格納するＲＡＭ２を設け、このＲＡＭ２のアドレ
ス一致信号発生データが格納された番地にＲＯＭ１と共
通してアクセスされたときにアドレス一致信号を発生す
るようにすることによって、ＲＡＭ２を従来の回路に付
加するだけという少ないハードウェア量でアドレス一致
＝ ９− の検出信号であるアドレス一致信号を発生させることが
できる。
発明の詳細
な説明したように本発明によれば、マイクロプログラム
を格納するメモリと同じ番地が割当てられた記憶手段に
アドレス一致信号を発生させるためのアドレス一致情報
を格納し、このアドレス一致情報が格納された番地にメ
モリと記憶手段とに共通してアクセスされたときにアド
レス一致信号を発生させるようにすることによって、少
ないハードウェア量でアドレス一致信号の発生を実現さ
せることができるという効果がある。
を格納するメモリと同じ番地が割当てられた記憶手段に
アドレス一致信号を発生させるためのアドレス一致情報
を格納し、このアドレス一致情報が格納された番地にメ
モリと記憶手段とに共通してアクセスされたときにアド
レス一致信号を発生させるようにすることによって、少
ないハードウェア量でアドレス一致信号の発生を実現さ
せることができるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
主要部分の符号の説明
１・・・・・・ＲＯＭ（リードオンリメモリ）２・・・
・・・ＲＡＭ （ランダムアクセスメモリ）９・・・・
・・マルチプレクサ（ＭＰＸ）２１・・・・・・アドレ
スイコール信号３０・・・・・・演算部 ５０・・・・・・サービスプロセッサ（ＳＶＰ）１００
・・・・・・アドレスバス ２００・・・・・・データバス
・・・ＲＡＭ （ランダムアクセスメモリ）９・・・・
・・マルチプレクサ（ＭＰＸ）２１・・・・・・アドレ
スイコール信号３０・・・・・・演算部 ５０・・・・・・サービスプロセッサ（ＳＶＰ）１００
・・・・・・アドレスバス ２００・・・・・・データバス
Claims (1)
- メモリへのアクセスアドレスが所定アドレスと一致した
ときにアドレス一致信号を発生するアドレス一致信号発
生方式であって、前記メモリと同様に番地割当てされ、
かつ前記アドレス一致信号を発生するためのアドレス一
致情報を格納する記憶手段を設け、前記メモリへのアク
セスアドレスが前記記憶手段の前記アドレス一致情報を
格納するアドレスであるときに前記アドレス一致信号を
発生させるようにしたことを特徴とするアドレス一致信
号発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268867A JPS63123137A (ja) | 1986-11-12 | 1986-11-12 | アドレス一致信号発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268867A JPS63123137A (ja) | 1986-11-12 | 1986-11-12 | アドレス一致信号発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63123137A true JPS63123137A (ja) | 1988-05-26 |
Family
ID=17464363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268867A Pending JPS63123137A (ja) | 1986-11-12 | 1986-11-12 | アドレス一致信号発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5131071A (en) * | 1988-09-26 | 1992-07-14 | Omron Tateisi Electronics Co. | Fuzzy inference apparatus |
-
1986
- 1986-11-12 JP JP61268867A patent/JPS63123137A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5131071A (en) * | 1988-09-26 | 1992-07-14 | Omron Tateisi Electronics Co. | Fuzzy inference apparatus |
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