JPS61189096A - 時間スイッチ - Google Patents
時間スイッチInfo
- Publication number
- JPS61189096A JPS61189096A JP2826385A JP2826385A JPS61189096A JP S61189096 A JPS61189096 A JP S61189096A JP 2826385 A JP2826385 A JP 2826385A JP 2826385 A JP2826385 A JP 2826385A JP S61189096 A JPS61189096 A JP S61189096A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control circuit
- time
- alternately
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、時分割交換機等に使用する時間スイッチのメ
モリー制御回路に関するものである。
モリー制御回路に関するものである。
「発明の背景〕
□従来、比較的サイクルタイムの遅いメモリー回路素子
を用いて時間スイッチの速度を上げるスイッチング制御
方式に関して、例えば、「研究実用化報告、第28巻第
7号(1979)Kおける俵、浜里、井上、高橋による
1時間スイッチによる通話路構成1」と題する文献にお
いて論じられている。そして、書込み(リード)と読出
しくライト)を交互に行なう通常のアクセス方式に対し
て、−斉にシーケンシャルアクセスを行なう並列アクセ
ス方式を提案している。
を用いて時間スイッチの速度を上げるスイッチング制御
方式に関して、例えば、「研究実用化報告、第28巻第
7号(1979)Kおける俵、浜里、井上、高橋による
1時間スイッチによる通話路構成1」と題する文献にお
いて論じられている。そして、書込み(リード)と読出
しくライト)を交互に行なう通常のアクセス方式に対し
て、−斉にシーケンシャルアクセスを行なう並列アクセ
ス方式を提案している。
同方式によれば、ブロック分けの数b=ある程度大きく
なると、通常の1スロツトタイムあたりの通話メモリア
クセス頻度をほぼ1/2に低減させることが可能で、メ
モリー量を増加させることなくスイッチのスピードを2
倍まで向上させることができる。
なると、通常の1スロツトタイムあたりの通話メモリア
クセス頻度をほぼ1/2に低減させることが可能で、メ
モリー量を増加させることなくスイッチのスピードを2
倍まで向上させることができる。
しかしながら、近来の半導体技術の進歩により、メモリ
ー素子の容量が除々に大きくなっている現在、ブロック
分けの数を多くすることが経済的に難しくなっている。
ー素子の容量が除々に大きくなっている現在、ブロック
分けの数を多くすることが経済的に難しくなっている。
本発明の目的は、比較的大容量のメモリーを用いて、少
ないブロック分けで、容易にスイッチングスピードを向
上させることのできる時間スイッチのメモリー制御回路
を提供することにある。
ないブロック分けで、容易にスイッチングスピードを向
上させることのできる時間スイッチのメモリー制御回路
を提供することにある。
前記目的を実現するためには、高速(例えば1/2)の
サイクルタイムのメモリー素子を用いればよいが、メモ
リー素子を高速化するためには上限がある。
サイクルタイムのメモリー素子を用いればよいが、メモ
リー素子を高速化するためには上限がある。
そこで、本発明においては、同等のサイクルタイムを有
する2組のメモリー素子を用い、一方をリード用、他方
をライト用とし、その両メモリー素子を交互に制御動作
すること罠より、メモリー素子の上限のサイクルタイム
のほぼ1/2でスイッチングできるようにした点を特徴
とする。
する2組のメモリー素子を用い、一方をリード用、他方
をライト用とし、その両メモリー素子を交互に制御動作
すること罠より、メモリー素子の上限のサイクルタイム
のほぼ1/2でスイッチングできるようにした点を特徴
とする。
以下、第1図、第2図に従って本発明の一実施例を詳述
する。第1図は、時間スイッチのメモリー制御回路のブ
ロック構成図であって、1〜4は通話路メモリー、5.
6保持メモIJ−17〜15はフリップフロップ、16
.17は出力コントロール回路、18は反転回路を示し
、図示の如く接続構成しである。
する。第1図は、時間スイッチのメモリー制御回路のブ
ロック構成図であって、1〜4は通話路メモリー、5.
6保持メモIJ−17〜15はフリップフロップ、16
.17は出力コントロール回路、18は反転回路を示し
、図示の如く接続構成しである。
第2図は、第1図の回路動作を説明するためのタイムチ
ャートであって、同タイムチャートと共(回路動作を説
明する。
ャートであって、同タイムチャートと共(回路動作を説
明する。
なお、第2図のタイムチャートにおいて、A〜■はタイ
ムスロットA〜タイムスロット■を示し、Rはリードサ
イクル、Wはライトサイクルを示す◎また、穐〜”4
s %〜’a *3%1〜3’s s−〜hはそれぞ
れフリップフロップ12〜15のタイムスロットを示す
。
ムスロットA〜タイムスロット■を示し、Rはリードサ
イクル、Wはライトサイクルを示す◎また、穐〜”4
s %〜’a *3%1〜3’s s−〜hはそれぞ
れフリップフロップ12〜15のタイムスロットを示す
。
まず、fs1図)端子INヨリ、8,192 MA/S
、すなわち、1024多重されたパラレルPCM信号
が入力され、各7リツプフロツプ7.8〜11において
第2図に示す如く1スはットタイムおきに、かつ交互に
aMHzのクロック信号でもってラッチされる。このと
き、例えば、ツリ、プフロップ81abL奇数タイムス
ロ、トのデータを、フリップ7oッフ9,11カ偶数タ
イムスロツトのデータをラッチするというように、フリ
ップフロップ8゜10と、ツリツブフロップ9,11は
交互のタイムスロットデータをう、チする。
、すなわち、1024多重されたパラレルPCM信号
が入力され、各7リツプフロツプ7.8〜11において
第2図に示す如く1スはットタイムおきに、かつ交互に
aMHzのクロック信号でもってラッチされる。このと
き、例えば、ツリ、プフロップ81abL奇数タイムス
ロ、トのデータを、フリップ7oッフ9,11カ偶数タ
イムスロツトのデータをラッチするというように、フリ
ップフロップ8゜10と、ツリツブフロップ9,11は
交互のタイムスロットデータをう、チする。
そして、2個の保持メモ+7−5.6は、例えば保持メ
モリー5がリードサイクルのとき、保持メモリー6はラ
イトサイクルというように、それぞれ交互にリード、ラ
イトを繰り返えす。
モリー5がリードサイクルのとき、保持メモリー6はラ
イトサイクルというように、それぞれ交互にリード、ラ
イトを繰り返えす。
そして、4個の通話路メモリー1〜4は、各フリップフ
コツブ8〜口からの通話データを、カウンターの出力(
クロック信号)と、出力コントロール回路16よりの指
令信号により、通話路メそIJ−1,2と、通話路メモ
リー5.4とで交互にシーケンシャルの書込みを行なう
。また、通話路メモリー1,2)’!、保持メモリー6
の出力データによって、通話路メモリー5,4は、保持
メモリー5の出力データによって、ランダムリード(書
込み)を行なう。そして、フリップフロップ12,15
はクロック信号CLKIによってラッチされ、フリップ
フロップ14.15はクロック信号CLKoによってラ
ッチされる。
コツブ8〜口からの通話データを、カウンターの出力(
クロック信号)と、出力コントロール回路16よりの指
令信号により、通話路メそIJ−1,2と、通話路メモ
リー5.4とで交互にシーケンシャルの書込みを行なう
。また、通話路メモリー1,2)’!、保持メモリー6
の出力データによって、通話路メモリー5,4は、保持
メモリー5の出力データによって、ランダムリード(書
込み)を行なう。そして、フリップフロップ12,15
はクロック信号CLKIによってラッチされ、フリップ
フロップ14.15はクロック信号CLKoによってラ
ッチされる。
次に1出力コントロ一ル回路7によりフリップフロップ
12.15のうちいずれか一方と、フリップフロップ1
4.15のいずれか一方を交互に選択し、出力端子OU
Tへ「1024J多重された「8゜192 M、6/S
JのパラレルPCM信号として送出する。
12.15のうちいずれか一方と、フリップフロップ1
4.15のいずれか一方を交互に選択し、出力端子OU
Tへ「1024J多重された「8゜192 M、6/S
JのパラレルPCM信号として送出する。
ここで本方式では、見かけ上、1サイクル122ルS
(13,192MA/S )でリードとライトを行な
っているが、実際に12すべての保持メモリー通話路メ
モリーが1サイクル224ルSでリードとライトを行な
っていることになる。すなわち、サイクルタイム2aa
rhsのメモリーで、1サイクル12238の時間スイ
ッチが実現できる。これはメモリー素子の上限のサイク
ルタイムの1/2でスイッチング動作していることを意
味する。
(13,192MA/S )でリードとライトを行な
っているが、実際に12すべての保持メモリー通話路メ
モリーが1サイクル224ルSでリードとライトを行な
っていることになる。すなわち、サイクルタイム2aa
rhsのメモリーで、1サイクル12238の時間スイ
ッチが実現できる。これはメモリー素子の上限のサイク
ルタイムの1/2でスイッチング動作していることを意
味する。
この点をもう少し数値をあてはめて説明すると、次のと
おりである。一般にPL’M 7レ一ム時間は125μ
sであるから、サイクルタイムTと多重度かとの間には
、 T= +25 X 10−−1 という関係式が成り立つ、ここで、多重度かを「102
4Jとした場合、サイクルタイムTは1221Sとなり
、リードサイクルおよびライトサイクルをそれぞれ61
rLSで行なわなげればならない。
おりである。一般にPL’M 7レ一ム時間は125μ
sであるから、サイクルタイムTと多重度かとの間には
、 T= +25 X 10−−1 という関係式が成り立つ、ここで、多重度かを「102
4Jとした場合、サイクルタイムTは1221Sとなり
、リードサイクルおよびライトサイクルをそれぞれ61
rLSで行なわなげればならない。
従って、アクセスタイム20〜303Sの高速なメモリ
ーが必要となって(るが、本実施例によると、リード、
ライトサイクルをそれぞれ122nsで行なえばよいの
で、アクセスタイム45ss程度の廉価な汎用メモリー
素子で同回路が実現できる。
ーが必要となって(るが、本実施例によると、リード、
ライトサイクルをそれぞれ122nsで行なえばよいの
で、アクセスタイム45ss程度の廉価な汎用メモリー
素子で同回路が実現できる。
なお、上述の実施例ではリードとライトを行なって1サ
イクルと考えている。
イクルと考えている。
上述の実施例からも明らかなように本発明によれば、サ
イクルタイム同等のメモリー回路2組を用い、一方O−
ライト、他方がリードというように、交互に動作させる
ように構成したものであるから、高速スイッチングでき
る時間スイッチを実現でき、しかも汎用の廉価なメモリ
ー・素子を用いることOζできるので、経済的効果も犬
である。また、拡張性にも富み、自由度も大きく、容易
に種々の速度の時間スイッチを構成できるという利点も
ある。
イクルタイム同等のメモリー回路2組を用い、一方O−
ライト、他方がリードというように、交互に動作させる
ように構成したものであるから、高速スイッチングでき
る時間スイッチを実現でき、しかも汎用の廉価なメモリ
ー・素子を用いることOζできるので、経済的効果も犬
である。また、拡張性にも富み、自由度も大きく、容易
に種々の速度の時間スイッチを構成できるという利点も
ある。
添付図は本発明の一実施例を説明するための図であって
、第1図は時間スイッチのメモリー制剤回路のブロック
構成図、第2図は第1図の回路動作を説明するためのタ
イムチャートである。 1〜4・・・通話路メモリー 5.6・・・保持メモリー
、第1図は時間スイッチのメモリー制剤回路のブロック
構成図、第2図は第1図の回路動作を説明するためのタ
イムチャートである。 1〜4・・・通話路メモリー 5.6・・・保持メモリー
Claims (1)
- ランダム書込み、シーケンシャル読み出しする保持メモ
リーと、シーケンシャル書込み、ランダム読み出しする
通話路メモリーとを主として構成した時間スイッチのメ
モリ制御回路において、前記通話路メモリーと保持メモ
リーに、奇数および偶数タイムスロットに割り付けた2
組のメモリーを設け、該メモリーが有するサイクルタイ
ムの1/2のサイクルタイムで1回の書き込みまたは読
み出し制御が行なえるように構成したことを特徴とする
時間スイッチのメモリー制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60028263A JPH0659111B2 (ja) | 1985-02-18 | 1985-02-18 | 時間スイッチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60028263A JPH0659111B2 (ja) | 1985-02-18 | 1985-02-18 | 時間スイッチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61189096A true JPS61189096A (ja) | 1986-08-22 |
JPH0659111B2 JPH0659111B2 (ja) | 1994-08-03 |
Family
ID=12243686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60028263A Expired - Lifetime JPH0659111B2 (ja) | 1985-02-18 | 1985-02-18 | 時間スイッチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0659111B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62287798A (ja) * | 1986-06-05 | 1987-12-14 | Nippon Telegr & Teleph Corp <Ntt> | 時分割通話路 |
US4792969A (en) * | 1986-11-13 | 1988-12-20 | Fujitsu Limited | Line condition data collecting system for a telephone exchange |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55128992A (en) * | 1979-03-27 | 1980-10-06 | Nec Corp | Time-division switch circuit |
JPS5923700A (ja) * | 1982-07-29 | 1984-02-07 | Matsushita Electric Ind Co Ltd | タイムスイツチ |
JPS59119996A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | マルチポ−トメモリを用いた時間スイツチ方式 |
-
1985
- 1985-02-18 JP JP60028263A patent/JPH0659111B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55128992A (en) * | 1979-03-27 | 1980-10-06 | Nec Corp | Time-division switch circuit |
JPS5923700A (ja) * | 1982-07-29 | 1984-02-07 | Matsushita Electric Ind Co Ltd | タイムスイツチ |
JPS59119996A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | マルチポ−トメモリを用いた時間スイツチ方式 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62287798A (ja) * | 1986-06-05 | 1987-12-14 | Nippon Telegr & Teleph Corp <Ntt> | 時分割通話路 |
US4792969A (en) * | 1986-11-13 | 1988-12-20 | Fujitsu Limited | Line condition data collecting system for a telephone exchange |
Also Published As
Publication number | Publication date |
---|---|
JPH0659111B2 (ja) | 1994-08-03 |
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