JPS61189096A - Memory control circuit of time switch - Google Patents

Abstract

PURPOSE:To improve the switching speed by using one of two sets of memory elements having equal cycle time as read and the other as write use and controlling them alternately. CONSTITUTION:A parallel PCM signal from a terminal IN is latched alternately by FFs 7, 8-11 and a talking data from the FF 8-11 is written sequentially to channel memories 1, 2 and channels 3, 4 alternately by using a command signal from an output control circuit 16 and a clock. Storage memories 5, 6 repeat read/write and the talking memories 1, 2 and the channel memories 3, 4 apply random read by using the output data of the storage memories 6, 5. FF 12, 13 and FF 14, 15 are latched respectively by CLK1, CLK0, an output control circuit 17 selects alternately one of the FF 12, 13 and FF 14, 15 to send the result to an output terminal OUT as a parallel PCM signal.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、時分割交換機等に使用する時間スイッチのメ
モリー制御回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a memory control circuit for a time switch used in a time division exchange or the like.

「発明の背景〕 □従来、比較的サイクルタイムの遅いメモリー回路素子
を用いて時間スイッチの速度を上げるスイッチング制御
方式に関して、例えば、「研究実用化報告、第２８巻第
７号（１９７９）Ｋおける俵、浜里、井上、高橋による
１時間スイッチによる通話路構成１」と題する文献にお
いて論じられている。そして、書込み（リード）と読出
しくライト）を交互に行なう通常のアクセス方式に対し
て、−斉にシーケンシャルアクセスを行なう並列アクセ
ス方式を提案している。"Background of the Invention" □ Conventionally, regarding switching control methods that increase the speed of time switches using memory circuit elements with relatively slow cycle times, for example, "Research and Practical Application Report, Vol. 28, No. 7 (1979) K. This is discussed in a document titled "Call path configuration 1 using a one-hour switch" by Tawara, Hamasato, Inoue, and Takahashi. In contrast to the normal access method in which writing (reading) and reading/writing are performed alternately, a parallel access method is proposed in which sequential access is performed simultaneously.

同方式によれば、ブロック分けの数ｂ＝ある程度大きく
なると、通常の１スロツトタイムあたりの通話メモリア
クセス頻度をほぼ１／２に低減させることが可能で、メ
モリー量を増加させることなくスイッチのスピードを２
倍まで向上させることができる。According to this method, when the number of blocks (b) becomes large to a certain extent, it is possible to reduce the call memory access frequency per slot time to approximately 1/2, which increases the speed of the switch without increasing the amount of memory. 2
It can be improved up to twice as much.

しかしながら、近来の半導体技術の進歩により、メモリ
ー素子の容量が除々に大きくなっている現在、ブロック
分けの数を多くすることが経済的に難しくなっている。However, with recent advances in semiconductor technology, the capacity of memory elements is gradually increasing, and it has become economically difficult to increase the number of blocks.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、比較的大容量のメモリーを用いて、少
ないブロック分けで、容易にスイッチングスピードを向
上させることのできる時間スイッチのメモリー制御回路
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a memory control circuit for a time switch that can easily improve switching speed by dividing into fewer blocks using a relatively large capacity memory.

〔発明の概要〕[Summary of the invention]

前記目的を実現するためには、高速（例えば１／２）の
サイクルタイムのメモリー素子を用いればよいが、メモ
リー素子を高速化するためには上限がある。In order to achieve the above object, it is sufficient to use a memory element with a high cycle time (for example, 1/2), but there is an upper limit to increasing the speed of the memory element.

そこで、本発明においては、同等のサイクルタイムを有
する２組のメモリー素子を用い、一方をリード用、他方
をライト用とし、その両メモリー素子を交互に制御動作
すること罠より、メモリー素子の上限のサイクルタイム
のほぼ１／２でスイッチングできるようにした点を特徴
とする。Therefore, in the present invention, two sets of memory elements having the same cycle time are used, one for reading and the other for writing, and both memory elements are controlled alternately. It is characterized by being able to perform switching in approximately 1/2 of the cycle time.

〔発明の実施例〕[Embodiments of the invention]

以下、第１図、第２図に従って本発明の一実施例を詳述
する。第１図は、時間スイッチのメモリー制御回路のブ
ロック構成図であって、１〜４は通話路メモリー、５．
６保持メモＩＪ−１７〜１５はフリップフロップ、１６
．１７は出力コントロール回路、１８は反転回路を示し
、図示の如く接続構成しである。An embodiment of the present invention will be described in detail below with reference to FIGS. 1 and 2. FIG. 1 is a block diagram of a memory control circuit for a time switch, in which 1 to 4 are channel memories, 5.
6 Holding memo IJ-17 to 15 are flip-flops, 16
．． Reference numeral 17 indicates an output control circuit, and reference numeral 18 indicates an inverting circuit, which are connected as shown in the figure.

第２図は、第１図の回路動作を説明するためのタイムチ
ャートであって、同タイムチャートと共（回路動作を説
明する。FIG. 2 is a time chart for explaining the circuit operation of FIG. 1, and together with the same time chart, the circuit operation will be explained.

なお、第２図のタイムチャートにおいて、Ａ〜■はタイ
ムスロットＡ〜タイムスロット■を示し、Ｒはリードサ
イクル、Ｗはライトサイクルを示す◎また、穐〜”４　
ｓ　％〜’ａ　　＊３％１〜３’ｓ　ｓ−〜ｈはそれぞ
れフリップフロップ１２〜１５のタイムスロットを示す
。In the time chart of Fig. 2, A~■ indicates time slot A~time slot ■, R indicates read cycle, and W indicates write cycle.
s%~'a*3%1~3's s--h indicate the time slots of flip-flops 12-15, respectively.

まず、ｆｓ１図）端子ＩＮヨリ、８，１９２　ＭＡ／Ｓ
　、すなわち、１０２４多重されたパラレルＰＣＭ信号
が入力され、各７リツプフロツプ７．８〜１１において
第２図に示す如く１スはットタイムおきに、かつ交互に
ａＭＨｚのクロック信号でもってラッチされる。このと
き、例えば、ツリ、プフロップ８１ａｂＬ奇数タイムス
ロ、トのデータを、フリップ７ｏッフ９，１１カ偶数タ
イムスロツトのデータをラッチするというように、フリ
ップフロップ８゜１０と、ツリツブフロップ９，１１は
交互のタイムスロットデータをう、チする。First, fs1 diagram) from terminal IN, 8,192 MA/S
That is, 1024 multiplexed parallel PCM signals are input and are latched in each of the seven lip-flops 7.8 to 11 at every other start time and alternately with an aMHz clock signal as shown in FIG. At this time, the flip-flops 8° and 10 and the flip-flops 9 and 11 are alternately latched, for example, latching the data in the odd time slots of flip-flops 81abL and latching the data in the even time slots of flip-flops 9 and 11. Check the time slot data.

そして、２個の保持メモ＋７−５．６は、例えば保持メ
モリー５がリードサイクルのとき、保持メモリー６はラ
イトサイクルというように、それぞれ交互にリード、ラ
イトを繰り返えす。The two holding memos +7-5.6 can be read and written alternately, for example, when holding memory 5 is in a read cycle, holding memory 6 is in a write cycle.

そして、４個の通話路メモリー１〜４は、各フリップフ
コツブ８〜口からの通話データを、カウンターの出力（
クロック信号）と、出力コントロール回路１６よりの指
令信号により、通話路メそＩＪ−１，２と、通話路メモ
リー５．４とで交互にシーケンシャルの書込みを行なう
。また、通話路メモリー１，２）’！、保持メモリー６
の出力データによって、通話路メモリー５，４は、保持
メモリー５の出力データによって、ランダムリード（書
込み）を行なう。そして、フリップフロップ１２，１５
はクロック信号ＣＬＫＩによってラッチされ、フリップ
フロップ１４．１５はクロック信号ＣＬＫｏによってラ
ッチされる。Then, the four call path memories 1 to 4 receive the call data from each flip tab 8 to the output of the counter (
Sequential writing is performed alternately in the communication path memories IJ-1 and 2 and the communication path memory 5.4 in accordance with the clock signal) and the command signal from the output control circuit 16. Also, call path memory 1, 2)'! , retention memory 6
According to the output data of the holding memory 5, the communication path memories 5 and 4 perform random reading (writing) according to the output data of the holding memory 5. And flip-flops 12, 15
is latched by clock signal CLKI, and flip-flops 14.15 are latched by clock signal CLKo.

次に１出力コントロ一ル回路７によりフリップフロップ
１２．１５のうちいずれか一方と、フリップフロップ１
４．１５のいずれか一方を交互に選択し、出力端子ＯＵ
Ｔへ「１０２４Ｊ多重された「８゜１９２　Ｍ、６／Ｓ
　ＪのパラレルＰＣＭ信号として送出する。Next, the 1 output control circuit 7 connects one of the flip-flops 12 and 15 to the flip-flop 1.
4. Select either one of 15 alternately and connect the output terminal OU.
8゜192M, 6/S multiplexed with 1024J to T
It is sent as a parallel PCM signal of J.

ここで本方式では、見かけ上、１サイクル１２２ルＳ　
　（１３，１９２ＭＡ／Ｓ　）でリードとライトを行な
っているが、実際に１２すべての保持メモリー通話路メ
モリーが１サイクル２２４ルＳでリードとライトを行な
っていることになる。すなわち、サイクルタイム２ａａ
ｒｈｓのメモリーで、１サイクル１２２３８の時間スイ
ッチが実現できる。これはメモリー素子の上限のサイク
ルタイムの１／２でスイッチング動作していることを意
味する。Here, in this method, one cycle appears to be 122 ruS.
Reading and writing are performed at (13,192 MA/S), but actually all 12 holding memories and communication path memories are performing reading and writing at 224 MA/S per cycle. That is, cycle time 2aa
With rhs memory, a time switch of 12238 cycles can be realized. This means that the switching operation is performed at 1/2 of the upper limit cycle time of the memory element.

この点をもう少し数値をあてはめて説明すると、次のと
おりである。一般にＰＬ’Ｍ　７レ一ム時間は１２５μ
ｓであるから、サイクルタイムＴと多重度かとの間には
、 Ｔ＝　＋２５　Ｘ　１０−−１ という関係式が成り立つ、ここで、多重度かを「１０２
４Ｊとした場合、サイクルタイムＴは１２２１Ｓとなり
、リードサイクルおよびライトサイクルをそれぞれ６１
ｒＬＳで行なわなげればならない。This point can be explained by applying some numerical values as follows. Generally, PL'M 7-rem time is 125μ
s, the relationship between cycle time T and multiplicity is T= +25
4J, the cycle time T is 1221S, and the read cycle and write cycle are each 61S.
It must be done with rLS.

従って、アクセスタイム２０〜３０３Ｓの高速なメモリ
ーが必要となって（るが、本実施例によると、リード、
ライトサイクルをそれぞれ１２２ｎｓで行なえばよいの
で、アクセスタイム４５ｓｓ程度の廉価な汎用メモリー
素子で同回路が実現できる。Therefore, a high-speed memory with an access time of 20 to 303 seconds is required (although according to this embodiment, read,
Since it is sufficient to perform each write cycle in 122 ns, the same circuit can be realized with an inexpensive general-purpose memory element with an access time of about 45 ss.

なお、上述の実施例ではリードとライトを行なって１サ
イクルと考えている。In the above-described embodiment, reading and writing are considered to be one cycle.

〔発明の効果〕〔Effect of the invention〕

上述の実施例からも明らかなように本発明によれば、サ
イクルタイム同等のメモリー回路２組を用い、一方Ｏ−
ライト、他方がリードというように、交互に動作させる
ように構成したものであるから、高速スイッチングでき
る時間スイッチを実現でき、しかも汎用の廉価なメモリ
ー・素子を用いることＯζできるので、経済的効果も犬
である。また、拡張性にも富み、自由度も大きく、容易
に種々の速度の時間スイッチを構成できるという利点も
ある。As is clear from the above embodiments, according to the present invention, two sets of memory circuits with the same cycle time are used, and one set of O-
Since it is configured to operate alternately, such as writing and reading, it is possible to realize a time switch that can perform high-speed switching.Moreover, it is possible to use general-purpose and inexpensive memory elements, so it is also economical. It's a dog. It also has the advantage of being highly expandable, having a large degree of freedom, and being able to easily configure time switches of various speeds.

【図面の簡単な説明】[Brief explanation of the drawing]

添付図は本発明の一実施例を説明するための図であって
、第１図は時間スイッチのメモリー制剤回路のブロック
構成図、第２図は第１図の回路動作を説明するためのタ
イムチャートである。 １〜４・・・通話路メモリー ５．６・・・保持メモリーThe attached drawings are diagrams for explaining one embodiment of the present invention, in which FIG. 1 is a block diagram of a memory dispensing circuit of a time switch, and FIG. 2 is a diagram for explaining the circuit operation of FIG. 1. This is a time chart. 1 to 4...Call path memory 5.6...Holding memory

Claims (1)

【特許請求の範囲】[Claims] ランダム書込み、シーケンシャル読み出しする保持メモ
リーと、シーケンシャル書込み、ランダム読み出しする
通話路メモリーとを主として構成した時間スイッチのメ
モリ制御回路において、前記通話路メモリーと保持メモ
リーに、奇数および偶数タイムスロットに割り付けた２
組のメモリーを設け、該メモリーが有するサイクルタイ
ムの１／２のサイクルタイムで１回の書き込みまたは読
み出し制御が行なえるように構成したことを特徴とする
時間スイッチのメモリー制御回路。In a memory control circuit for a time switch, which mainly includes a holding memory for random writing and sequential reading, and a communication path memory for sequential writing and random reading, the communication path memory and the holding memory are allocated to odd and even time slots.
1. A memory control circuit for a time switch, characterized in that a set of memories is provided, and one write or read control can be performed in a cycle time that is half the cycle time of the memory.