JPS6373323A - バツフアメモリ装置 - Google Patents
バツフアメモリ装置Info
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- JPS6373323A JPS6373323A JP21596586A JP21596586A JPS6373323A JP S6373323 A JPS6373323 A JP S6373323A JP 21596586 A JP21596586 A JP 21596586A JP 21596586 A JP21596586 A JP 21596586A JP S6373323 A JPS6373323 A JP S6373323A
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- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
それぞれが1フレームのデータをストアする複数のエラ
スティックメモリを備え、それぞれのエラスティックメ
モリは交互に入力データの2フレーム周期またはそれ以
上の周期ごとに書込みあるいは読出しが行われるように
することにより、入力データのフレーム周期のゆらぎを
吸収するとともにデータの速度変換を可能ならしめた。
スティックメモリを備え、それぞれのエラスティックメ
モリは交互に入力データの2フレーム周期またはそれ以
上の周期ごとに書込みあるいは読出しが行われるように
することにより、入力データのフレーム周期のゆらぎを
吸収するとともにデータの速度変換を可能ならしめた。
本発明は、ディジタル多重化装置の同期データ端末イン
タフェース部あるいは伝送路インタフェース部などに用
いられる、フレームアライナ機能と速度変換機能とを有
するバッファメモリ装置に関する。
タフェース部あるいは伝送路インタフェース部などに用
いられる、フレームアライナ機能と速度変換機能とを有
するバッファメモリ装置に関する。
第6図はデータの速度変換を行う従来のこの種バッファ
メモリ装置の例を示すもので、フレームアライナバッフ
ァメモリ回路10と速度変換バッファメモリ回路20と
からなり、フレームアライナバッファメモリ回路10に
はデータDiが入力端30からこの入力信号のクロック
Ciにより書込まれ、この入力信号のクロックCiに同
期してはいるがドリフトを含むクロックCpによりこの
フレームアライナバッファメモリ回路10から読出され
たデータDは、線31から速度変換バッファメモリ回路
20にこのドリフトを含むクロックCpにより書込まれ
る。そして、この速度変換バッファメモリ回路20にス
トアされていたデータは出力側のクロックCOにより読
出されて所要の速度変換が行われる。
メモリ装置の例を示すもので、フレームアライナバッフ
ァメモリ回路10と速度変換バッファメモリ回路20と
からなり、フレームアライナバッファメモリ回路10に
はデータDiが入力端30からこの入力信号のクロック
Ciにより書込まれ、この入力信号のクロックCiに同
期してはいるがドリフトを含むクロックCpによりこの
フレームアライナバッファメモリ回路10から読出され
たデータDは、線31から速度変換バッファメモリ回路
20にこのドリフトを含むクロックCpにより書込まれ
る。そして、この速度変換バッファメモリ回路20にス
トアされていたデータは出力側のクロックCOにより読
出されて所要の速度変換が行われる。
このような従来の方法では、2段のバッファメモリ回路
が必要となるのでこれらバッファメモリを制御するため
の制御回路が複雑になり、したがって、ハードウェアの
規模が大きくなるという欠点があった。
が必要となるのでこれらバッファメモリを制御するため
の制御回路が複雑になり、したがって、ハードウェアの
規模が大きくなるという欠点があった。
本発明は、第1図に示すように、バッファメモリ装置内
のエラスティックメモリ1.2が入力データD1のフレ
ーム数の2フレーム周期またはそれ以上の周期ごとに書
込みあるいは読出しが行われるようにすることにより、
バッファメモリ装置を1段の上記エラスティックメモリ
で構成し得るようにした。
のエラスティックメモリ1.2が入力データD1のフレ
ーム数の2フレーム周期またはそれ以上の周期ごとに書
込みあるいは読出しが行われるようにすることにより、
バッファメモリ装置を1段の上記エラスティックメモリ
で構成し得るようにした。
この図では、書込みおよび読出しをそれぞれ異なるクロ
ックで実行するエラスティックメモリ1゜2には、入力
データDiを書込むためにこの入力データのフレームに
同期したライトクロックWCと、書込まれているデータ
を読出すために出力すべきデータのフレームに同期した
リードクロックRCとが印加されている。
ックで実行するエラスティックメモリ1゜2には、入力
データDiを書込むためにこの入力データのフレームに
同期したライトクロックWCと、書込まれているデータ
を読出すために出力すべきデータのフレームに同期した
リードクロックRCとが印加されている。
そして、このエラスティックメモリ1.2への書込みを
実行させるためのライトイネーブル信号WEおよびこれ
らメモリからの読出しを実行させるためのり一ドイネー
プル信号REは、マルチプレクサ3.4として示した切
換手段などにより、1つのエラスティックメモリについ
て出力されるべきデータ信号DOの2フレーム以上の期
間に書込みあるいは読出しが1フレーム期間だけ行われ
るようにこれらエラスティックメモリ1.2にそれぞれ
交互に印加される。
実行させるためのライトイネーブル信号WEおよびこれ
らメモリからの読出しを実行させるためのり一ドイネー
プル信号REは、マルチプレクサ3.4として示した切
換手段などにより、1つのエラスティックメモリについ
て出力されるべきデータ信号DOの2フレーム以上の期
間に書込みあるいは読出しが1フレーム期間だけ行われ
るようにこれらエラスティックメモリ1.2にそれぞれ
交互に印加される。
第2図はバッファメモリの動作を示すもので、同図(a
)、(ハ)、(C)の(1〕にはそれぞれエラスティッ
クメモリへのデータの書込み、読出しの状態を示してあ
り、横軸には時間を、縦軸にはアクセスされているエラ
スティックメモリのアドレスをとってあり、実線で示し
であるのは書込み、点線で示しであるのは読出しの状態
である。またこれら(a)。
)、(ハ)、(C)の(1〕にはそれぞれエラスティッ
クメモリへのデータの書込み、読出しの状態を示してあ
り、横軸には時間を、縦軸にはアクセスされているエラ
スティックメモリのアドレスをとってあり、実線で示し
であるのは書込み、点線で示しであるのは読出しの状態
である。またこれら(a)。
(b)、(C)図の(2)は書込み側のフレーム期間、
(3)は読出し側のフレーム期間である。
(3)は読出し側のフレーム期間である。
同図(a)は1つのエラスティックメモリによってバッ
ファ回路を構成した場合に、入力信号の1フレーム期間
Tiと出力信号の1フレーム期間T。
ファ回路を構成した場合に、入力信号の1フレーム期間
Tiと出力信号の1フレーム期間T。
とが完全に一致している理想的な状態を示すもので、第
1のフレーム期間に書込まれたデータは次の第2のフレ
ーム期間に読出され、以下同様に奇数フレームに書込み
偶数フレームに読出すという動作を繰り返す。
1のフレーム期間に書込まれたデータは次の第2のフレ
ーム期間に読出され、以下同様に奇数フレームに書込み
偶数フレームに読出すという動作を繰り返す。
しかしながら、このような動作では、データの速度変換
を行うことはできないし、また入力信号のフレーム周期
あるいは位相が変動するのでこのような理想状態を維持
することは実際上不可能である。
を行うことはできないし、また入力信号のフレーム周期
あるいは位相が変動するのでこのような理想状態を維持
することは実際上不可能である。
第2図(5)は入力データのフレーム期間にドリフトが
ある場合の例を示したもので、入力データの第1.6.
7フレーム■、■、■のフレーム期間t1は一定の時間
を有する1フレームの読出し期Mtoより短<、第3.
4フレーム■、■のフレーム期間t2は上記読出し期間
toより長く、また第2.5.8フレーム■、■、■の
フレーム期間は上記読出し期間toに等しいものとしで
ある。
ある場合の例を示したもので、入力データの第1.6.
7フレーム■、■、■のフレーム期間t1は一定の時間
を有する1フレームの読出し期Mtoより短<、第3.
4フレーム■、■のフレーム期間t2は上記読出し期間
toより長く、また第2.5.8フレーム■、■、■の
フレーム期間は上記読出し期間toに等しいものとしで
ある。
この(ハ)図で、出力データの第2番目のフレーム■の
読出しrlの後の部分では、既に入力データの第3番目
のフレームがこのエラスティックメモリに印加されてお
り、この第3番目のフレームをストアするためには上記
読出しを行っているアドレスと異なるアドレスを書込み
のために同時にアクセスしなければならず、また、入力
データの第5番目のフレームを書込んでいる書込期間■
の後の部分ではこの第5番目のフレームの最初の部分の
読出しr3が開始されるので、これら書込みと読出しの
ためのアドレスを同時にアクセスしなければならず、い
ずれの部分でもこのようなアクセスを行うことは極めて
困難である。
読出しrlの後の部分では、既に入力データの第3番目
のフレームがこのエラスティックメモリに印加されてお
り、この第3番目のフレームをストアするためには上記
読出しを行っているアドレスと異なるアドレスを書込み
のために同時にアクセスしなければならず、また、入力
データの第5番目のフレームを書込んでいる書込期間■
の後の部分ではこの第5番目のフレームの最初の部分の
読出しr3が開始されるので、これら書込みと読出しの
ためのアドレスを同時にアクセスしなければならず、い
ずれの部分でもこのようなアクセスを行うことは極めて
困難である。
本発明では、第1図に1および2として示した例えば2
つのエラスティックメモリを第2図(C)のi−1およ
びi−2として示したように動作させることによって、
上記の問題点を除去するものである。
つのエラスティックメモリを第2図(C)のi−1およ
びi−2として示したように動作させることによって、
上記の問題点を除去するものである。
第3図は連続して入力されるデータをストアする本発明
のバッファメモリを使用した実施例を示すもので、エラ
スティックメモリ11および12の組とエラスティック
メモリ21および22の組とがそれぞれ本発明のバッフ
ァメモリに相当し、したがってこの実施例では本発明に
よるバッファメモリを2組使用しているものである。
のバッファメモリを使用した実施例を示すもので、エラ
スティックメモリ11および12の組とエラスティック
メモリ21および22の組とがそれぞれ本発明のバッフ
ァメモリに相当し、したがってこの実施例では本発明に
よるバッファメモリを2組使用しているものである。
詳細な説明を行うに先立って、第4図の動作説明図によ
ってその動作の概要を説明する。
ってその動作の概要を説明する。
同図(a)は入力データを、同図(b)は出力データを
それぞれフレームを単位として示したもので、また同図
(C)および(d)はそれぞれエラスティックメモリの
組ごとの書込みと読出しの状態を示すものであり、横軸
の時間はこれら図面のすべてについて同一の時間経過を
示している、なお、入力データはそのフレーム期間のゆ
らぎを誇張して示しである。
それぞれフレームを単位として示したもので、また同図
(C)および(d)はそれぞれエラスティックメモリの
組ごとの書込みと読出しの状態を示すものであり、横軸
の時間はこれら図面のすべてについて同一の時間経過を
示している、なお、入力データはそのフレーム期間のゆ
らぎを誇張して示しである。
また、同図(a) 、 (C) 、 (d)では書込み
を行うフレームについては、書込みであることを示すた
めのWに書込まれるエラスティックメモリの符号を付加
して示してあり、同図(b)、(C)、ω)では読出し
を行うフレームについては、読出しであることを示すた
めのRに読出されるエラスティックメモリの符号を付加
して示しである。
を行うフレームについては、書込みであることを示すた
めのWに書込まれるエラスティックメモリの符号を付加
して示してあり、同図(b)、(C)、ω)では読出し
を行うフレームについては、読出しであることを示すた
めのRに読出されるエラスティックメモリの符号を付加
して示しである。
この入力データは(a)図に示すように、フレームごと
に第1の組のエラスティックメモ’Jll、12と第2
の組のエラスティックメモリ21.22とに順次書込ま
れるが、このフレームの期間はゆらぎのために一定して
いない。そしてこれらエラスティックメモリから読出さ
れる出力データはい〕図に示すように、一定のフレーム
周期で第1の組のエラスティックメモリ11.12と第
2の組のエラスティックメモリ21.22とから順次続
出される。
に第1の組のエラスティックメモ’Jll、12と第2
の組のエラスティックメモリ21.22とに順次書込ま
れるが、このフレームの期間はゆらぎのために一定して
いない。そしてこれらエラスティックメモリから読出さ
れる出力データはい〕図に示すように、一定のフレーム
周期で第1の組のエラスティックメモリ11.12と第
2の組のエラスティックメモリ21.22とから順次続
出される。
この(C)、(d)図において、例えば出力データの第
3.7番目の期間においては、第1のエラスティックメ
モリ11.12の組のエラスティックメモリ12にデー
タが書込まれている期間中に同じ組のエラスティックメ
モリー1から読出しが行われているが、本発明によりこ
れら2つのエラスティックメモリー1と12とを組とし
て用いているために、1つのエラスティックメモリに同
時に書込みと読出しとを行うことがなく、これらエラス
ティックメモリの制御が容易になる。
3.7番目の期間においては、第1のエラスティックメ
モリ11.12の組のエラスティックメモリ12にデー
タが書込まれている期間中に同じ組のエラスティックメ
モリー1から読出しが行われているが、本発明によりこ
れら2つのエラスティックメモリー1と12とを組とし
て用いているために、1つのエラスティックメモリに同
時に書込みと読出しとを行うことがなく、これらエラス
ティックメモリの制御が容易になる。
また、この第7番目の期間においては、エラスティック
メモリー2の書込みが終了してから読出しが始まるまで
の時間が短く、入力データのフレーム期間のゆらぎがも
う少し大きくなればこのエラスティックメモリー2は書
込みと読出しとを同時に行うようになるが、このように
入力データのフレーム期間のゆらぎが大きい場合には、
3つ以上のエラスティックメモリを組として用いること
によって、書込みと読出しとを同時に行うことを回避す
ることができる。
メモリー2の書込みが終了してから読出しが始まるまで
の時間が短く、入力データのフレーム期間のゆらぎがも
う少し大きくなればこのエラスティックメモリー2は書
込みと読出しとを同時に行うようになるが、このように
入力データのフレーム期間のゆらぎが大きい場合には、
3つ以上のエラスティックメモリを組として用いること
によって、書込みと読出しとを同時に行うことを回避す
ることができる。
第5図は上記第3図の実施例の動作を詳細に説明するた
めの波形図であって、同図(a)〜(区はエラスティッ
クメモリ11,12,21.22の入力端の、また同図
(5)〜(n)は同じ(出力側の動作を示すものであり
、横軸の時間は第4図に合わせである。同図(a)に示
した入力データのフレーム同期信号は、そのゆらぎによ
ってその期間が一定しておらず、また同図(5)に示し
たリードフレーム同期信号はその周期が一定しているこ
とは前述のとおりである。
めの波形図であって、同図(a)〜(区はエラスティッ
クメモリ11,12,21.22の入力端の、また同図
(5)〜(n)は同じ(出力側の動作を示すものであり
、横軸の時間は第4図に合わせである。同図(a)に示
した入力データのフレーム同期信号は、そのゆらぎによ
ってその期間が一定しておらず、また同図(5)に示し
たリードフレーム同期信号はその周期が一定しているこ
とは前述のとおりである。
第5図(a)に示す入力データのフレーム同期信号が検
出されるとエラスティックメモリ11.12からなる組
の書込アドレスが(b)図のライトアドレスリセット信
号WR,によりリセットされ、エラスティックメモリ1
1に(C)図のライトイネーブル信号WE、、が印加さ
れると、第3図には図示を省略したアドレス発生回路な
どにより生成された連続するアドレスに入力データを順
次書込み、入力データの次のフレーム同期信号が到来す
ると(d)図のライトイネーブル信号WE、 2がエラ
スティックメモリ12に供給されて上記同様に入力デー
タの次のフレームを連続するアドレスに順次書込む。
出されるとエラスティックメモリ11.12からなる組
の書込アドレスが(b)図のライトアドレスリセット信
号WR,によりリセットされ、エラスティックメモリ1
1に(C)図のライトイネーブル信号WE、、が印加さ
れると、第3図には図示を省略したアドレス発生回路な
どにより生成された連続するアドレスに入力データを順
次書込み、入力データの次のフレーム同期信号が到来す
ると(d)図のライトイネーブル信号WE、 2がエラ
スティックメモリ12に供給されて上記同様に入力デー
タの次のフレームを連続するアドレスに順次書込む。
さらに、入力データの第3番目のフレーム同期信号が到
来すると、エラスティックメモリの第2の組21.22
に対して(e)図のライトアドレスリセット信号WR2
が印加され、エラスティックメモリ21に(f)図のラ
イトイネーブル信号WE2゜が印加されるとこのメモリ
21はこの第3番目のフレームのデータを連続するアド
レスに順次書込み、入力データの次の第4番目のフレー
ム同期信号が到来してエラスティックメモリ22に対し
て(匂図のライトイネーブル信号WE22が印加される
と、このメモリ22はこの第4番目のフレームのデータ
を上記同様に書込む。
来すると、エラスティックメモリの第2の組21.22
に対して(e)図のライトアドレスリセット信号WR2
が印加され、エラスティックメモリ21に(f)図のラ
イトイネーブル信号WE2゜が印加されるとこのメモリ
21はこの第3番目のフレームのデータを連続するアド
レスに順次書込み、入力データの次の第4番目のフレー
ム同期信号が到来してエラスティックメモリ22に対し
て(匂図のライトイネーブル信号WE22が印加される
と、このメモリ22はこの第4番目のフレームのデータ
を上記同様に書込む。
一方、このエラスティックメモリの読出し側では(5)
図の一定周期のリードフレーム同期信号により上記書込
みの場合と同様に(i)〜(n)図のリードアドレスリ
セット信号RR1,RR2およびリードイネーブル信号
RE11.REt 2 、RE21+RE22によりエ
ラスティックメモリ11,12゜21.22から順次読
出しが行われて、一定のフレーム周期を有する出力デー
タとして後続する利用手段に供給される。
図の一定周期のリードフレーム同期信号により上記書込
みの場合と同様に(i)〜(n)図のリードアドレスリ
セット信号RR1,RR2およびリードイネーブル信号
RE11.REt 2 、RE21+RE22によりエ
ラスティックメモリ11,12゜21.22から順次読
出しが行われて、一定のフレーム周期を有する出力デー
タとして後続する利用手段に供給される。
本発明によれば、1段のエラスティックメモリと簡単な
制御回路を使用するだけで、入力データのフレーム周期
のゆらぎを吸収できるばかりでなくデータの速度変換が
可能な優れたバッファメモリ装置を得ることができる。
制御回路を使用するだけで、入力データのフレーム周期
のゆらぎを吸収できるばかりでなくデータの速度変換が
可能な優れたバッファメモリ装置を得ることができる。
第1図は本発明の詳細な説明するための回路を示す図、
第2図は本発明の原理を示す動作説明図、第3図は本発
明のバッファメモリ装置により連続入出力を行うように
した実施例、第4図、第5図は第3図の実施例の動作を
説明する図、第6図は従来例である。 1.2はエラスティックメモリである。
第2図は本発明の原理を示す動作説明図、第3図は本発
明のバッファメモリ装置により連続入出力を行うように
した実施例、第4図、第5図は第3図の実施例の動作を
説明する図、第6図は従来例である。 1.2はエラスティックメモリである。
Claims (1)
- それぞれが1フレームのデータをストアする複数のエラ
スティックメモリ(1、2)を備え、それぞれのエラス
ティックメモリは交互に入力データの2フレーム周期ま
たはそれ以上の周期ごとに書込みあるいは読出しが行わ
れるようにすることにより、入力データのフレーム周期
のゆらぎを吸収するとともにデータの速度変換を可能な
らしめたことを特徴とするバッファメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21596586A JPS6373323A (ja) | 1986-09-16 | 1986-09-16 | バツフアメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21596586A JPS6373323A (ja) | 1986-09-16 | 1986-09-16 | バツフアメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6373323A true JPS6373323A (ja) | 1988-04-02 |
Family
ID=16681174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21596586A Pending JPS6373323A (ja) | 1986-09-16 | 1986-09-16 | バツフアメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6373323A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7058080B1 (en) | 1999-10-07 | 2006-06-06 | Mitsubishi Denki Kabushiki Kaisha | Cell disassembly device, cell disassembly method and computer-readable recording medium in which program for making computer execute the method is recorded |
US10165819B2 (en) | 2011-04-01 | 2019-01-01 | Msa Technology, Llc | Helmet accessory adapter |
USD894494S1 (en) | 2006-02-09 | 2020-08-25 | Gentex Corporation | Helmet |
US11246367B2 (en) | 2005-06-17 | 2022-02-15 | Gentex Corporation | Mounting system for accessories on a safety helmet |
US11672296B2 (en) | 2005-06-17 | 2023-06-13 | Gentex Corporation | Hinged attachment of headgear to a helmet |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61127031A (ja) * | 1984-11-27 | 1986-06-14 | Fujitsu Ltd | バツフアメモリ装置 |
-
1986
- 1986-09-16 JP JP21596586A patent/JPS6373323A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61127031A (ja) * | 1984-11-27 | 1986-06-14 | Fujitsu Ltd | バツフアメモリ装置 |
Cited By (8)
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US11337478B2 (en) | 2005-06-17 | 2022-05-24 | Gentex Corporation | Mounting rail for attaching accessories to a safety helmet |
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USD901082S1 (en) | 2006-02-09 | 2020-11-03 | Gentex Corporation | Helmet |
US10165819B2 (en) | 2011-04-01 | 2019-01-01 | Msa Technology, Llc | Helmet accessory adapter |
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