JPH0659111B2 - 時間スイッチ - Google Patents
時間スイッチInfo
- Publication number
- JPH0659111B2 JPH0659111B2 JP60028263A JP2826385A JPH0659111B2 JP H0659111 B2 JPH0659111 B2 JP H0659111B2 JP 60028263 A JP60028263 A JP 60028263A JP 2826385 A JP2826385 A JP 2826385A JP H0659111 B2 JPH0659111 B2 JP H0659111B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- time
- control information
- memories
- information holding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、時分割交換機等に使用する時間スイッチに関
するものである。
するものである。
従来、比較的サイクルタイムの遅いメモリー回路素子を
用いて時間スイッチの速度を上げるスイッチング制御方
式に関して、例えば、「研究実用化報告、第28巻７号
（1979）における俵，浜里，井上，高橋による“時間ス
イッチによる通話路構成”」と題する文献において論じ
られている。そして、書込み（ライト）と読出し（リー
ド）を交互に行なう通常のアクセス方式に対して、一斉
にシーケンシャルアクセスを行なう並列アクセス方式を
提案している。
用いて時間スイッチの速度を上げるスイッチング制御方
式に関して、例えば、「研究実用化報告、第28巻７号
（1979）における俵，浜里，井上，高橋による“時間ス
イッチによる通話路構成”」と題する文献において論じ
られている。そして、書込み（ライト）と読出し（リー
ド）を交互に行なう通常のアクセス方式に対して、一斉
にシーケンシャルアクセスを行なう並列アクセス方式を
提案している。
同方式によれば、ブロック分けの数がある程度大きくな
ると、通常の１スロットタイムあたりの通話メモリアク
セス頻度をほぼ1/2に低減させることが可能で、メモリ
ー量を増加させることなくスイッチのスピードを２倍ま
で向上させることができる。
ると、通常の１スロットタイムあたりの通話メモリアク
セス頻度をほぼ1/2に低減させることが可能で、メモリ
ー量を増加させることなくスイッチのスピードを２倍ま
で向上させることができる。
しかしながら、近来の半導体技術の進歩により、メモリ
ー素子の容量が徐々に大きくなっている現在、ブロック
分けの数を多くすることが経済的に難しくなっている。
ー素子の容量が徐々に大きくなっている現在、ブロック
分けの数を多くすることが経済的に難しくなっている。
本発明の目的は、比較的大容量のメモリーを用いて、少
ないブロック分けで、容易にスイッチングスピードを向
上させ得、しかもスイッチの内部での遅延時間が短縮さ
れた時間スイッチを提供することにある。
ないブロック分けで、容易にスイッチングスピードを向
上させ得、しかもスイッチの内部での遅延時間が短縮さ
れた時間スイッチを提供することにある。
前記目的を実現するためには、高速（例えば1/2）のサ
イクルタイムのメモリー素子を用いればよいが、メモリ
ー素子を高速化するためには上限がある。
イクルタイムのメモリー素子を用いればよいが、メモリ
ー素子を高速化するためには上限がある。
そこで、本発明においては、同等のサイクルタイムを有
する２組のメモリー素子を用い、一方をリード用，他方
をライト用とし、その両メモリー素子を交互に制御動作
することにより、メモリー素子の上限のサイクルタイム
のほぼ1/2でスイッチングできるようにした点を特徴と
する。
する２組のメモリー素子を用い、一方をリード用，他方
をライト用とし、その両メモリー素子を交互に制御動作
することにより、メモリー素子の上限のサイクルタイム
のほぼ1/2でスイッチングできるようにした点を特徴と
する。
以下、第１図，第２図に従って本発明の一実施例を詳述
する。第１図は、本発明による時間スイッチのブロック
構成図であって、１〜４は通話路メモリー、５，６は
（通話制御情報）保持メモリー、７〜15はフリップフロ
ップ、16,17は出力コントロール回路、18は反転回路を
示し、図示の如く接続構成してある。
する。第１図は、本発明による時間スイッチのブロック
構成図であって、１〜４は通話路メモリー、５，６は
（通話制御情報）保持メモリー、７〜15はフリップフロ
ップ、16,17は出力コントロール回路、18は反転回路を
示し、図示の如く接続構成してある。
第２図は、第１図の回路動作を説明するためのタイムチ
ャートであって、同タイムチャートと共に回路動作を説
明する。
ャートであって、同タイムチャートと共に回路動作を説
明する。
なお、第２図のタイムチャートにおいて、Ａ〜Ｉはタイ
ムスロットＡ〜タイムスロットＩを示し、Ｒはリードサ
イクル、Ｗはライトサイクルを示す。また、w0〜w4，x0
〜x4，y0〜y3，z0〜z3はそれぞれフリップフロップ12〜
15のタイムスロットを示す。
ムスロットＡ〜タイムスロットＩを示し、Ｒはリードサ
イクル、Ｗはライトサイクルを示す。また、w0〜w4，x0
〜x4，y0〜y3，z0〜z3はそれぞれフリップフロップ12〜
15のタイムスロットを示す。
まず、第１図の端子INより、8.192Mb/s、すなわち、102
4多重されたパラレルPCM信号が入力され、各フリップフ
ロップ７，８〜11において第２図に示す如く１スロット
タイムおきに、かつ交互に4MHzのクロック信号でもって
ラッチされる。このとき、例えば、フリップフロップ
８，10が奇数タイムスロットのデータを、フリップフロ
ップ９，11が偶数タイムスロットのデータをラッチする
というように、フリップフロップ８，10と、フリップフ
ロップ９，11は交互にタイムスロットデータをラッチす
る。
4多重されたパラレルPCM信号が入力され、各フリップフ
ロップ７，８〜11において第２図に示す如く１スロット
タイムおきに、かつ交互に4MHzのクロック信号でもって
ラッチされる。このとき、例えば、フリップフロップ
８，10が奇数タイムスロットのデータを、フリップフロ
ップ９，11が偶数タイムスロットのデータをラッチする
というように、フリップフロップ８，10と、フリップフ
ロップ９，11は交互にタイムスロットデータをラッチす
る。
そして、２個の保持メモリー5,6は、例えば保持メモリ
ー５がリードサイクルのとき、保持メモリー６はライト
サイクルというように、それぞれ交互にリード，ライト
を繰り返えす。
ー５がリードサイクルのとき、保持メモリー６はライト
サイクルというように、それぞれ交互にリード，ライト
を繰り返えす。
そして、４個の通話路メモリー１〜４は、各フリップフ
ロップ８〜11からの通話データを、カウンターの出力
（クロック信号）と、出力コントロール回路16よりの指
令信号により、通話路メモリー1,2と、通話路メモリー
3,4とで交互にシーケンシャルの書込みを行なう。ま
た、通話路メモリー1,2は、保持メモリー６の出力デー
タによって、通話路メモリー3,4は、保持メモリー５の
出力データによって、ランダムリードを行なう。そし
て、フリップフロップ12,13はクロック信号CLK1によっ
てラッチされ、フリップフロップ14,15はクロック信号C
LK0によってラッチされる。
ロップ８〜11からの通話データを、カウンターの出力
（クロック信号）と、出力コントロール回路16よりの指
令信号により、通話路メモリー1,2と、通話路メモリー
3,4とで交互にシーケンシャルの書込みを行なう。ま
た、通話路メモリー1,2は、保持メモリー６の出力デー
タによって、通話路メモリー3,4は、保持メモリー５の
出力データによって、ランダムリードを行なう。そし
て、フリップフロップ12,13はクロック信号CLK1によっ
てラッチされ、フリップフロップ14,15はクロック信号C
LK0によってラッチされる。
次に、出力コントロール回路17によりフリップフロップ
12,13のうちいずれか一方と、フリップフロップ14,15の
いずれか一方を交互に選択し、出力端子OUTへ「1024」
多重された「8.192Mb/sのパラレルPCM信号として送出す
る。
12,13のうちいずれか一方と、フリップフロップ14,15の
いずれか一方を交互に選択し、出力端子OUTへ「1024」
多重された「8.192Mb/sのパラレルPCM信号として送出す
る。
ここで本方式では、見かけ上、１サイクル122ns(8.192M
b/s）でリードとライトを行なっているが、実際にはす
べての保持メモリー通話路メモリーが１サイクル224ns
でリードとライトを行なっていることになる。すなわ
ち、サイクルタイム244nsのメモリーで、１サイクル122
nsの時間スイッチが実現できる。これはメモリー素子の
上限のサイクルタイムの1/2でスイッチング動作してい
ることを意味する。
b/s）でリードとライトを行なっているが、実際にはす
べての保持メモリー通話路メモリーが１サイクル224ns
でリードとライトを行なっていることになる。すなわ
ち、サイクルタイム244nsのメモリーで、１サイクル122
nsの時間スイッチが実現できる。これはメモリー素子の
上限のサイクルタイムの1/2でスイッチング動作してい
ることを意味する。
この点をもう少し数値をあてはめて説明すると、次のと
おりである。一般にPCMフレーム時間は１２５μｓであ
るから、サイクルタイムＴと多重度ｎとの間には、 Ｔ＝125×10−６／ｎ という関係式が成り立つ、ここで、多重度ｎを「1024」
とした場合、サイクルタイムＴは122nsとなり、リード
サイクルおよびライトサイクルをそれぞれ61nsで行なわ
なければならない。
おりである。一般にPCMフレーム時間は１２５μｓであ
るから、サイクルタイムＴと多重度ｎとの間には、 Ｔ＝125×10−６／ｎ という関係式が成り立つ、ここで、多重度ｎを「1024」
とした場合、サイクルタイムＴは122nsとなり、リード
サイクルおよびライトサイクルをそれぞれ61nsで行なわ
なければならない。
従って、アクセスタイム20〜30nsの高速なメモリーが必
要となってくるが、本実施例によると、リード，ライト
サイクルをそれぞれ122nsで行なえばよいので、アクセ
スタイム45ns程度の廉価な汎用メモリー素子で同回路が
実現できる。
要となってくるが、本実施例によると、リード，ライト
サイクルをそれぞれ122nsで行なえばよいので、アクセ
スタイム45ns程度の廉価な汎用メモリー素子で同回路が
実現できる。
なお、上述の実施例ではリードとライトを行なって１サ
イクルと考えている。
イクルと考えている。
上述の実施例からも明らかなように本発明によれば、サ
イクルタイム同等のメモリー回路２組を用い、一方がラ
イト，他方がリードというように、交互に動作させるよ
うに構成したものであるから、高速スイッチングできる
時間スイッチを実現でき、しかも汎用の廉価なメモリー
素子を用いることができるので、経済的効果も大であ
る。また、拡張性にも富み、自由度も大きく、容易に種
々の速度の時間スイッチを構成できるという利点もあ
る。
イクルタイム同等のメモリー回路２組を用い、一方がラ
イト，他方がリードというように、交互に動作させるよ
うに構成したものであるから、高速スイッチングできる
時間スイッチを実現でき、しかも汎用の廉価なメモリー
素子を用いることができるので、経済的効果も大であ
る。また、拡張性にも富み、自由度も大きく、容易に種
々の速度の時間スイッチを構成できるという利点もあ
る。
添付図は本発明の一実施例を説明するための図であっ
て、第１図は本発明による時間スイッチのブロック構成
図、第２図は第１図の回路動作を説明するためのタイム
チャートである。 １〜４……通話路メモリー 5,6……保持メモリー ７〜15……フリップフロップ 16,17……出力コントロール回路
て、第１図は本発明による時間スイッチのブロック構成
図、第２図は第１図の回路動作を説明するためのタイム
チャートである。 １〜４……通話路メモリー 5,6……保持メモリー ７〜15……フリップフロップ 16,17……出力コントロール回路
Claims (1)
- 【請求項１】ランダム書込み・シーケンシャル読み出し
が行われる通話制御情報保持メモリーと、シーケンシャ
ル書込み・ランダム読み出しが行われる通話路メモリー
とを主構成要素として構成されてなる時間スイッチにお
いて、入ハイウエイ上の奇数タイムスロットに割付され
た第１，第２の通話路メモリーと、入ハイウエイ上の偶
数タイムスロットに割付された第３，第４の通話路メモ
リーと、上記第１，第３の通話路メモリー対応に共通に
設けられた第１の通話制御情報保持メモリーと、上記第
２，第４の通話路メモリー対応に共通に設けられた第２
の通話制御情報保持メモリーとを含み、第１，第３の通
話路メモリーは同一動作モードとしてタイムスロット周
期毎に交互に書込モード、読み出しモードにおかれる一
方、第２，第４の通話路メモリーは第１，第３の通話路
メモリーの動作モードとは異なる同一動作モードとし
て、タイムスロット周期毎に交互に読み出しモード、書
込みモードにおかれるべくなした構成の時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028263A JPH0659111B2 (ja) | 1985-02-18 | 1985-02-18 | 時間スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028263A JPH0659111B2 (ja) | 1985-02-18 | 1985-02-18 | 時間スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61189096A JPS61189096A (ja) | 1986-08-22 |
| JPH0659111B2 true JPH0659111B2 (ja) | 1994-08-03 |
Family
ID=12243686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60028263A Expired - Lifetime JPH0659111B2 (ja) | 1985-02-18 | 1985-02-18 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659111B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789678B2 (ja) * | 1986-06-05 | 1995-09-27 | 日本電信電話株式会社 | 時分割通話路 |
| US4792969A (en) * | 1986-11-13 | 1988-12-20 | Fujitsu Limited | Line condition data collecting system for a telephone exchange |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128992A (en) * | 1979-03-27 | 1980-10-06 | Nec Corp | Time-division switch circuit |
| JPS5923700A (ja) * | 1982-07-29 | 1984-02-07 | Matsushita Electric Ind Co Ltd | タイムスイツチ |
| JPS59119996A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | マルチポ−トメモリを用いた時間スイツチ方式 |
-
1985
- 1985-02-18 JP JP60028263A patent/JPH0659111B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61189096A (ja) | 1986-08-22 |
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