JPS61189022A - アナログ‐デジタル変換器のタツプ付抵抗回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 この発明は、アナログ−デジタル（Ａ／Ｄ＞変換器に関
し、更に、特にＡ／Ｄ変換器で有用な広範囲に亘る基準
電圧ステップを生成するための手段に関するものである
。

〔従来の技術〕

第１図には、従来の８ピツトフラツジＡ／Ｄ１１器が示
されているが、成る基準電圧の両端間にタップ付抵抗回
路網を接続しかつその回路網上で既知のオーミック（抵
抗値）増分点にタップ（接点）を設けることによって広
い範囲の基準電圧ステ゛（ ツブを得ていた。その増分またはステップの数は、従っ
て抵抗回路網上のタップの数は必要とする分解能のビッ
ト数の関数である。一般に、ｎビットの方式では２０個
のサブ基準ステップが発生される。

従って、８ピツトのＡ／Ｄ変換器方式・・・・・・すな
わちｎ＝８である・・・・・・では、その方式の基準電
圧が、ａ　ｚ　ｙ　　トＶｎ　ｚ　ｐ−との間に接続さ
れた抵抗回路網に沿って相等しいオーミック増分点ごと
に接続されたタップによって、実質的に相等しい２５６
個の電圧ステップに細分される。各タップは、基準クロ
ック（ＣＬＲｆｆｉＦ）によって選択的に可動状態圧さ
れる対応伝送ゲートを介して、対応する比較器に結合さ
れる。従って、第１図の回路では２５６個の比較器が必
要になる。この様に比較器の数が多いとよシ大きな空間
を要しまた消費電力も可成シ大きくなる。この発明を実
施した回路ではこの比較器の数が大幅に減少する。

〔従来技術の問題点〕

多数のタップを持っているこの従来形式の抵抗回路網の
製造には幾つかの問題がある。

第１の問題は、適正な動作をするために、そのタップを
各対応伝送ゲートを介してその対応比較器の入力に接続
したとき、各タップにおける基準電圧に大きな変化が生
じることを防ぐためにこの抵抗回路網の総インピーダン
スを比較的小さくせねばならないことである。この抵抗
回路網を集積回路上に形成するとすれば、この回路を低
インピーダンスに作る必要から抵抗回路網の面積が非常
に大きくなシ、チップ面積の相当部分を占有してしまう
ことになる。

第２の問題は、比較的小さなインピーダンスを多数に細
分すると各細分部のインピーダンスはそれに比例して小
さくなることである。これらの小さなオーミック増分が
数オームまたはそれ以下という範囲になると、その値を
正確に制御することができない。

更に別の問題は、この抵抗回路網のタップを比較器の容
量性入力に結合すると相当の負荷がか＼つたことになシ
、各基準電圧は偏位して抵抗回路網に沿って一様でなく
なる。この負荷効果は抵抗回路網の長さに沿って変化し
、通常はこの抵抗回路網の両端で最も顕著になシその中
央部で最も目立たない。たとえば、入力電圧ｖ、Ｈをテ
ンプルすると２５６個の比較器の入力はＶ工、に充電さ
れる。

続いてこれら基準電圧タップを比較器入力に結合すると
２５６個の容量性比較器入力はこの抵抗回路網に向って
放電するか抵抗回路網から電荷を引出す。Ｖ工、がその
範囲の極限値すなわち０ボルトまたはそれに近い値或い
は５ボルトまたはそれに近い値であれば、もちろん最大
の不等性が生じ、０に近いＶ　では抵抗回路網の上端で
またｖＲ，Ｆ＋にＮ 近いｖＩＮでは抵抗回路網の下端で、その抵抗回路網上
の変動が最も顕著になる。

上記の問題は、回路が比較的高速で動作するときに甚だ
しくなる。なおこれに伴って各比較器の入力におけるキ
ャパシタは、その付帯基準電圧ステップに急速に（たと
えば２５ナノ秒以内で）充電されねばならない。キャパ
シタを急速に充電または放電するにはこの抵抗回路網の
インピーダンスを低く保たねばならない。

〔発明の概要〕

上述した問題点はこの発明を実施した回路によって大幅
に軽減され或いは解消される。

この発明を実施したｎピッ）　Ａ／Ｄ変換器では、タッ
プ付抵抗回路網は、その間に基準電圧源が接続されてい
る第１および第２の端子に接続された比較的低インピー
ダンスの粗抵抗回路網を持っている。この粗砥抗回路網
は実質的に等しいオーミ、ツク増分を生成するために２
ｘ個の粗セグメントに分割されている。従って、それぞ
れの粗セグメントの両端間には実質的に等大の２ｘ個の
基準電圧の粗ステップが生ずる。このタップ付抵抗回路
網は、また　、２ｘ個の精抵抗素子よ構成る比較的高イ
ンピーダイスの回路網も持っている。各積回路素子は各
粗セグメントと並列に接続されており、かっ２　（ｎ□
Ｘ）個の精補助セグメントに細分されている。

各積回路素子の補助セグメントは２ｘ個の粗電圧ステッ
プの各々を２　　個の端電圧ステップに細分（ｎ−ｘ） する。このＡ／Ｄ変換器内では、入力電圧がどの粗目路
網セグメントに包含されるかを先ず検出し、次いでその
包含する特定の粗目路網セグメントと並列に接続された
精抵抗素子中の精基準電圧ステップと入力電圧とを比較
することによって、入力電圧の値を測定する。

〔詳細な説明〕

第２図にこの発明を実施した８ビツトフラツジＡ／Ｄ変
換器の構成の一例を示す。この「フラッジ」という語は
、アナログからデジタルへの変換マたは比較がｌクロッ
クサイクル中に１ステツプで行なわれることを、普通は
意味している。しかし、以下詳述するように、第２図の
回路は２ステツプフラツジと呼ばれ、その第１ステツプ
では入力電圧（Ｖ工Ｎ）の粗値を決定してその４個の上
位桁ビット（ＭＳＢ）を定め、第２ステツプではＶ工、
の積値を決定してその４個の下位桁ピッ）　（ＬＳＢ）
を定めるようだなっている。この変換器は２個の４ビツ
ト区画（セクション）に分割されていて、両者の出力は
後で再合成されて情報の所要８ビツトを構成するように
なっている。

一方の４ピッ；・区画を粗区画と呼び、他方の４ビツト
区画を精区画と呼ぶことにする。この粗区画は、基準電
圧を２４個の粗基準セグメントに細分しかつどの粗セグ
メントがサンプル（または測定）されている未知の入力
電圧を包含するかを検知するだめの手段を具えている。

精区画は、２４個の粗セクメントの各々を２４個の猜補
助セグメントに細分し、どの精補助セグメントがテンプ
ルされている未知の入力電圧を包含するかを決定する手
段を持っている。粗区画は、長さ方向に沿って等増（等
間隔）で設けられた２４個の粗タップ（ＴＣｉ）を有す
る粗抵抗列２２と、この２４個のタップを２４個の比較
器に結合する２４個の伝送ゲー）（ＴＧＣｉ）と、粗論
理アレイ符号器２８とを持っている。精区画は、２４個
のセグメントで構成されかつその各セグメントが２４個
の補助セグメントに細分されしかもこの２４個の精補助
セグメント相互間に（２’−１）個の精タップが設けら
れている精抵抗列２４を持っている。

この精セグメントは、また、（２’−１）個のタップを
対応する（２’（）個の精比較器に結合するための１セ
グメント当り　（２’−１）個の伝送ダートと、積論理
アレイ符号器３０とを具えている。

粗抵抗列２２は、たとえば、値の等しい面別抵抗素子を
ｖＲ１＋Ｆ＋とｖＲＫＦ−との間に直列に％Ｌかも各抵
抗素子相互間の接続点にタップを設けて接続することに
よって構成できる。また、タップ（たとえばｒｃｘ６）
はｖＲＩｅ？＋に接続された抵抗（たとえば、Ｒ１６）
の一端に接続されている。或いは、粗抵抗回路網２２は
、負の基準電圧ｖＲｆｆｉ　Ｐ一点と正の基準電圧ｖＲ
１，１，十点との間に接続された単一の抵抗素子で構成
することもできる。この粗抵抗回路網２２にはその長さ
方向に沿って実質的に等しいオーミック増分点ごとにタ
ップが設けられて、これら各粗タツプ相互間に位置する
粗セグメント上に実質的に相等しい電圧増分を生成する
。従って、電圧は、ｖＲＫＦ−に最も近いタップカーら
Ｖ□、十に最も近いタップに向ってこの粗抵抗に沿って
一様に増加する形となる。

粗抵抗回路網２２は比較的低インピーダンスの抵抗であ
る。−例をあげると、第２図の実施例ではｖＲＥＦ＋と
ｖＲＫＦ−との間の回路網２２の総インピーダンスは約
５００オームである。回路網２２は、実質的に相等しい
オーミック（たとえば、各々約３０オームの）増分を持
つ１６（すなわち２４）個の粗セグメントに分割されて
いて、それぞれ４ビツトで表わすことのできる、１６個
の実質的に等しい基準電圧ステップを生成する。以下の
説明では便宜上ｖＲお−は接地電位であり、ＲＲｇＦ＋
は６．４ボルトであるとする。従って、各粗セグメント
の両端間の電圧降下（ΔＶＣ）は４００ミリボルトで、
このセグメント列に沿って並んでいるタップの電圧は前
位のタップにおける電圧より４００ミリボルトづつ高く
なる。

この抵抗回路網２２に沿って各組タップに１個ずつ１６
個の粗比較器（ＣＣ１）があり、ｖＲＥＩ！＋が印加さ
れるタップには１６番目の比較器がある。１６番比較器
は、オーバフロー状態すなわちＶ工、がｖＲＥ　Ｆ＋よ
シ大きい状態を検知する。オーバフロー状態の検知を必
要としない様な用途の場合には、この１６番比較器を省
略することができる。

粗抵抗回路網２２上の各粗タップ（ＴＣｉ）に対応して
粗伝送グー）　（ＴＧＣｉ）があって、粗タップ（ＴＣ
ｊ、）を選択的に対応する粗比較器（ＣＣｉ）の基準入
力に結合する。粗比較器と精比較器とは第６図に示す比
較器と同じ形式のものでよい。しかし、代りに他の適当
な比較器を使用してもよい。

粗比較器の出力（ＯＣＣｉ）は、粗論理アレイ復号器／
符号器２８に印加され、そこで（１）ｖ工、の値の粗表
示と、（２）このサンプルされた入力電圧をどの粗セグ
メントが包含するかを示す制御信号とを生成する。論理
アレイ復号器／符号器２８は、アールシ−ニー社製のＣ
Ａ　３３００およびＣＡ　３３０８型集積回路に使用さ
れている形式のものでよい。或いは、この復号器／符号
器２８は、上記の関数ｆｉｌと（２）を生成し得るもの
であれば周知の復号器／符号器の何れであってもよい。

精抵抗回路網２４は、比較的低インピーダンスの粗抵抗
２２と並列にｖＲ１！ｉＰ−とｖａｇｙ＋との間に接続
された比較的高インピーダンスの抵抗を持っている。

抵抗回路網２４は、第３図に示すように、それぞれが対
応する粗セグメントと並列接続された１６（すなわち２
）個の精抵抗素子（または精セグメント）に分割されて
いる。各精抵抗素子は更に２（すなわち１６）個の補助
セグメントに細分されて、各粗タツプ対（ＴＣｌとＴｃ
ｉ＋ｘ　）間に２４（すなわち１６）個の持碁準電圧ス
テップを形成する。精タッグ（Ｔｆｉ　）は各抵抗素子
の２個の精補助セグメントおきの接続点に接続（配設）
されて、１５個の精タップ（背１〜Ｔｆ＋ｓ　）が設け
られ、各粗タツプ対の間に相異なる１５の持碁準電圧レ
ベル（Ｖ２．か”ｖｆ＋５まで〕を生成する。従って第
３図に示すように、各粗セグメントごとに１５個の持碁
準タツ７’　（Ｔｆｉ）の組があり、これらタップには
、抵抗回路網が回路点ｉから次のより高位の後続回路点
１＋１へ上るにつれてＴｆＭからＴｆ＋５へ増加する順
番が付けられている。粗抵抗の場合について言えば、各
情抵抗素子は２個の粗タップの間に接続された１個の抵
抗列よシ成シ、それには長さ方向に沿って実質的に相等
しいオーミック増分をもって精タップが接続（形成）さ
れている。或いはまた、この精抵抗素子は直列に接続さ
れた実質的に等しい値の個別抵抗で形成することもでき
る。

１対の粗タツプ間に接続された精抵抗素子の総抵抗値は
、典型的には、その両タップ間に接続された粗抵抗（Ｒ
ｅ　）の抵抗値の１００倍である。たとえば、粗抵抗の
値が約３０オームであれば、精抵抗素子の抵抗値は３２
ｏＯオームで、どの２個の精タップ間のインピーダンス
も約２００オームである。

従って、各粗タップにおける電圧レベルは主として粗抵
抗値によって決定される。

この発明の回路の主たる利点は精抵抗回路網２４を比較
的高インピーダンス区画で形成できることである。従っ
てこの精抵抗回路網は、比較的小さなスペースにしかも
在来の回路よシも消費電力を可成り小さく、集積回路上
に形成することができるっ 第４図には精抵抗素子の一部分のレイアウトが示されて
いる。この発明の回路では、各精抵抗素子は細長いＮ型
拡散部と細長いＰ型拡散部とで形成され、両拡散部は事
実上並列に接続されていて、非常に高いバンキング密度
をもって所要の抵抗（電圧）降下を与える。この細長い
拡散部に沿ってＰ型およびＮ型トランジスタが形成され
て、この拡散部を実質的に等しいオーミック増分に分割
している１、このレイアウトは拡散部から延びるタブを
示している。これらのタブは、拡散部に沿うタップを構
成し、これらのタブ／タップはまた精云送ゲートトラン
ジスタのソース／ドレン領域として働く。このトランジ
スタは各タップを対応する精比較器の基準入力に結合す
る働きをする。

並列接続したＮ型およびＰ型の拡散部を使用すると成る
重要な利益が得られる。入力電圧Ｖ工、は、たとえばＯ
〜６．４ボルト間に亘る、成るダイナミック範囲をカバ
ーする。タップを比較器に接続するために１個のＭＯ３
伝送ゲートを使用したとすると、この伝送ゲートトラン
ジスタは幾つかのケースではソースホロワ、モードで導
通して成るオフセットを生ずる。またゲートは逆相のク
ロック信号で駆動されるから、スイッチング電荷の注入
がはゾ中和されてより速く安定化する。

従って、１個のＮ型拡散部または１個のＰ型拡赦部を使
って抵抗素子を形成したとしたら、全（すなわち相補性
の）伝送ゲートを使用して余情タップ電圧を比較器に結
合しなければならなくなる。

そうすると、伝送ゲートとＮ型またはＰ型拡牧部との間
に別の金属接続体を付加せねばならなくなり、配線が一
層難かしくなる。相等しいＰ型拡散部とＮ型拡散部を並
列接続することによって、画伝送ゲートトランジスタの
ソース／ドレン領域は各それぞれのタップで同電位にな
る。そのために、配線は最小限に止められ、入力電圧と
基準電圧の全グイナミソク範囲を完全に利用することが
できるＯ Ｎ型およびＰ型の細長い拡散部は精抵抗素子を形成して
いるが、また、この精抵抗素子上のタップ点を対応する
精比較器に結合するために使用される伝送ゲートトラン
ジスタのソース／ドレン領域も形成している。

第５図には、第４図に示したレイアウトの対応回路図が
示されている。ｆｓｃｉが低になｐｔ″ｓｃｉが高にな
ると、Ｎ型拡赦部からの各補助セグメント（たとえばＲ
，、Ｎ工）とそれに対応するＰ型拡赦部からの補助セグ
７・ント（たとえばＲＦＰ工）は、その各伝送グー１ト
ランジスタ（ＴＧｆＮｌとＴｃｆｐｘ　）を介して対応
する精比較器入力（たとえばＦ’ｃｊ）に並列に接続さ
れる。このレイアウトの解析とそれから得られる回路図
とから、非常にコンパクトで寄生効果の少ない効率的な
レイアウトが形成されたことが明らかである。

精云送ゲートは１６組（ＴＧｆｉ）あり、各組は１５個
の伝送ゲートで構成されている。各精伝送ゲートの組は
、粗論理アレイ２８で生成される制御信号（ｆｓｃｉ）
によって可動状態にされる。Ａ／Ｄ変換器の動作中は、
１時にたゾ１組の精伝送ゲートのみが可動状態にされる
。その精伝送ゲートの組が可動状態にされると、その組
に付属する１５個の精タップはそれぞれ対応する精比較
器の入力に結合される。

第２図と第３図は、粗セグメントが成る入力電圧を包含
するときは何時でも、その包含する粗セグメント内にあ
る１５個の精タップ（Ｔｆｉ）がその配列順に従って１
５個の伝送ゲートＴＧｆｊ　（１−１５）を介して同じ
順番の比較器の基準入力に結合されることを示すもので
ある。

第６図に示された形式の比較器或いは周知の種々の比較
器回路の何れであってもよい、１５個の精比較器（ＦＣ
ｊ〜ＦＣ＋５）があって、それらの出力はラッチングお
よび記憶のために記憶装置に結合されている。精比較器
は２つの入力を有し、一方の入力はＶ工、すなわちサン
プルされる入力信号であり、他方の入力は選択された持
碁準入力である。

第６図に示すように、比較器に対する基準人力（１）ば
１６個の端電圧ｖｆｉのうちの何れか１つである。

たとえば、１６個の徂セグメントの各１つからの第１精
タツプ（Ｔｆ、）からの端電圧（ｖｆｌ）は、それらの
対応精伝送ゲートＴＧｆｊ・１で多重化されて第工精比
較器ＦＣ１に印加される。同様に、１６個の粗セグメン
トの各１つからの１５番目の精タック（Ｔｆ＋ｓ）から
の端電圧（ｖｆ、５）はそれらの対応精伝送ゲートＴ０
ｆｊ、１５を介してＦＣｌ２に印加される。

この信号と基準入力はそれらの各伝送ゲート（ＴＣｉＲ
またはＴＧＳ　）を介して入力キャパシタＣＩに供給さ
れ、そこでそれらのレベルが比較される。もしそれらの
間に差があれば、その差は２段増幅器を構成するインバ
ータエ１と工２で増・福される。Ｉ２の増幅出力はラッ
チに供給され、ラッチは論理アレイ復号器／符号器３０
による次の処理呼でその信号を記憶する。

比較器の出力（０ｆｃｉ　）は積論理アレイ復号器／符
号器回路３０（第２図）に印加されるっ回路３０はサン
プルされた入力電圧の下４桁ピント（ＬＳＢ）内の値を
示す出力を生成するっ この発明を実施したＡ／Ｄ変換器の動作は第２図と第３
図を参照すれば最もよく理解される。前述のように、次
のことを仮定した。

（ａｌ　　Ｖ　ＲＫ　、＋は６．４ボルト、（ｂ”　Ｒ
ＫＦ−は接地電位、 （ｃ）　　そのとき各粗セグメント両端間の電圧は４０
０ミリボルトで、粗目路網２２の長さ方向に沿って増分
４００ミリボルトで増大する、（ｄ）　　そのとき各精
補助セグメント両端間の電圧は２５ミリボルトで、精回
路網の長さ方向に沿って増分２５ミリボルトで増大する
。

サンプルされる入力電圧（Ｖ１咥ば、一時的に可動状態
にされるサンプリング伝送ゲートＴＧＳを介して１６個
の粗比較器および１５個の精比較器の入力に印加される
。これは２５６個の比較器が充電または放電されねばな
らぬ従来の回路とは対照的でちるうこの入力信号が入力
された後、サンプリング伝送ゲートは不動状態にされる
。しかし、これら比較器の入力にばＶ工、の値が記憶さ
れている。ＶＩＮをサンプリングした後、基準制御信号
ＣＬＲＫＩＦが印加されてすべての粗伝送ゲ゛−ト（Ｔ
ＧＣｉ　）を同時に可動状態にする。

すると、各粗タップ（ＴＣｌ）　Ｋあった基準電圧がそ
の対応する粗伝送グー）　（ＴＧＣｉ）を介して対応す
る粗比較器（ＣＣｉ）の基準入力に印加される。

各粗比較器の出力（ＯＣｌ）は、すると、その比較器に
印加された粗暴準電圧（Ｖａｌ）がその比較器に前に印
加されたｖｘＮの値より大きいか小さいかを示す信号を
生成する。

説明の便宜上、ｖｘＭが局部基準ＶＣｉよシ大きい場合
にはその比較器の出力ＯＣ１は低または論理０になり、
ｖＩＮがＶＣｉより小であれば出力ＯＣ１は高または論
理１になるものと仮定する。

−例として、振幅が６１２．５ミリボルトのＶ工、が比
較器に印加されたとする。続いて局部基準電圧ＶＣｉが
印加されると、ＯＣｌは低になり一方残余の粗比較器の
出力は高になる。すべての粗比較器の出力は論理アレイ
復号器／符号器２８に印加され、これは信号線ｆｓｃｉ
に可動信号を生成し残シのすべてのｆｓｃｉ線を不動信
号状態に保つ。すなわち、アレイ２日は、ＯＣｌが低で
０Ｃ２（および残りの０Ｃｉ）が高のときｆｓｃ２上に
は可動信号を他のｆｓｃｉ上には不動信号を生成するよ
うに、構成されている。ｆｓｃ２を可動状態にするとい
うことは、Ｖ工、がＶＣＩとＶＯ２の間の範囲内に在り
、粗セグメン）Ｒ２両端間の精区画が選択されるべきこ
とを表わしている。復号器２８は、また、この粗比較器
から受入れた情報を符号化して、Ｖ□ＮＫ関する情報の
上位４桁のピット（ＭＳＢ）を生成する。０ボルトから
ＭＣＩ　（またはＴＣＩ　）までの電圧範囲に２進値ｏ
ｏｏｏを割当てると、ＶＣＩとＶＯ２間にある出力は０
００１　（すなわち、０．４ボルトより大で０．８ボル
トより小）として読出される。

ｖｘＮの値を決定する第２ステツプが次に行なわれる。

ｒＨ２を可動状態セする信号が、粗セグメ／トＲ２の両
端間に生成されるすべての持碁準電圧（Ｖｆｉ　）を対
応する精比較器ＦＣＩ〜ＦＣ１５に結合する１５個の精
伝送ゲートＴａｒ２（１−１５）を可動状態にする。

前と同じ様に、Ｖ工、が比較器の入力に印加された局部
基準電圧（Ｖｆｉ）より大きいときは精比較器の出力（
Ｏｆｉ）は低になり、Ｖ□、がＶｆｉより小さいときに
はＯｆｉが高になるものと仮定する。

６１２．５ミリボルトと仮定したｖｘＮの値に対しては
、精比較器ＰＣユ〜ＦＣ８が局部Ｖｆｉよシも大きなＶ
工、１を検知する。従って、比較器ＦＣＩ〜ＦＣＢの出
力（Ｏｆ１〜０ｆ８）は低になる。

比較器ＦＣ９〜ＦＣ１５の出力Ｏｆ９〜Ｑｆ１５は、高
い値となって、ｖＩＮがｖ９〜Ｖ＋Ｓより小さいことを
表示する。これら精比較器の出力は積論理アレイ符号器
３０に印加される。符号器３０は、Ｏｆ１〜Ｏｆ８が低
でＯｆＰ〜Ｑｆ＋５が高であることに応答してＶ工、の
４個の下位桁ビン）　（ＬＳＢ）の値を表わす４ピット
符号を生成する。

発生したこの４個のＬＳＢ値は１０００になる。こうし
て、第１ステップ期間に生成された上位桁ビットと第２
ステップ期間に生成された下位桁ビットを合成すること
によって、６１２．５ミリボルトのｖＩＮに対する下記
の２進続出し出力が得・られることになる。

ＭＳＢ　　　　　　　ＬＳＢ 上記の説明では、粗および精抵抗回路網は等しい増分に
分割されていた。粗および精抵抗回路網を使用すると、
上記した基準電圧以外の基準電圧を容易に発生させ得る
という別の利点があることにも注目すべきである。たと
えば、第マ図に示すように、精回路網上の第１タツプ（
Ｔｆｊ）を、各精増分（ΔＶｆ）の値の２分の１（Ａ）
に等しい成る電圧を生成するような成魚にセットするこ
とができる。この精回路網上の後続する全タップは全部
精増分だけ離して配置される。しかしその時タップ（Ｔ
ｆｉ）における電圧は〔ｉ・Δｙ−ｔ、６ΔＶｆ　）で
表わすことができる。なお、こ＼でｉは精回路網上のタ
ップの番号である。こうすることによって、比較器の点
を最下位ピットＡにセットすることが可能となり、技術
的に望ましいことである。

特定の粗セグメント両端間の電圧も容易に制御すなわち
変えることができる。たとえば、第７図において、ＲＣ
と並列に接続されＲｅの１６倍の抵抗値を有する抵抗Ｒ
ｘを使用することＫよって、回路点ＴＣＩの電圧を、Ｒ
ｘを回路から外した場合における点ＴＣＩの電圧値より
１６分の１小さい値にセットすることができる。この形
式を、精回路網の２分のｌ　ＬＳＢ　Ｋおけるタップと
併用すれば、最下位ビット・レベルの２分の１の諸点で
基準電圧の比較を行なうことができる。

上述の説明では、この発明を８ピツト変換器に適用した
例について述べた。しかしこの発明は、より分解能の大
きなまたは小さな変換器にも同様に適用することができ
る。一般的表現として″ｎｌピットを２つの区画に分け
ることができる。上述の実施例では、この′ｎ′ピット
を、同数のビットを作る２つの区画に分割した。通常は
この分割の仕方が有利であるが、必ずしもこの様に等分
する必要はない。すなわち、一方の区画はＸビットを有
し他方の区画はｎ−Ｘビットを含むようにすることもで
きる。そうすれば、この一方の区画（粗区画とする）は
２ｘの粗セグメントを要し、他方の区画（たとえば精区
画）は１粗セグメント当り２６″Ｘ）精補助セグメント
を必要とする。更に、この一方の区画（たとえば粗区画
）は一般に最大２ｘ個のタップを有し、他方（たとえば
精）区画は２　（ｎ−ｘ）−１個のタップを持つことに
なる。

抵抗回路網を２つの区画に分割することによる利点は次
の通シである。

＋１１　　総インピーダンスは従来のものと同程度であ
るが、１６分の１の数の比較器の充電または放電をすれ
ばよい、 （２）復号されたＬＳＢインタメツシュド・ラダー上の
キャパシタンスが小さく、またスイッチング径路はたゾ
１個の伝送ゲートを通るだけであるから、速度／比較器
がより速い。

粗抵抗回路網の総インピーダンスは従来形式回路網の総
インピーダンスと同程度であるが、粗抵抗上の金属接触
の数は少ない。精または高インピーダンス回路網につい
ては、タップ相互間の抵抗は従来形式のものよυ相当高
くて接触抵抗の変化（の影響）は少なく、そのため総抵
抗の分布はよシ良好になる。

比較器のカウントは２５６から３１１Ｃ減るので、抵抗
ラダーに注入される電荷は８分の１に減少する。

【図面の簡単な説明】

第１図は従来のアナログ−デジタル変換器の一部ブロッ
ク形式で示す構成図、第２図はこの発明を実施したｍ個
アナログーデジタル変換器の一部ブロック形式で示す構
成図、第３図はこの発明に従って精抵抗素子と並列に接
続された粗抵抗セグメントの詳細構成図、第４図はこの
発明による精抵抗素子を形成するために使用される細最
い拡散領域の上面図、第５図はこの発明を実施した集積
化された精抵抗素子の詳細構成図、第６図はこの発明を
実施するに有用な比較器回路の構成図、第７図は検知さ
れた電圧の分数値を生成するための抵抗回路網の一区画
の構成を示す図である。 ｖＲＥＦ＋・・・第１の端子、Ｖ□、−・・・第２の端
子、ＴＣＩ〜ＴＣ１６・・・タップ、２２・・・比較的
低インピーダンスの粗抵抗回路網、２４・・・比較的高
インピーダンス回路網、Ｒ１−Ｒ１６・・・オーミック
増分。 才ｌＩ２１

Claims (1)

【特許請求の範囲】
1. （１）ｎを２より大きな整数として、ｎビットのアナロ
   グ−デジタル変換器において、第１と第２の端子間に接
   続されていてこれら端子に印加された基準電位の２＾ｎ
   個の増分の何れかをタップに生成するタップ付抵抗回路
   網であって、 上記第１と第２の端子間に接続されていて、ｘをｎより
   小さな整数として、２＾ｘ個の粗セグメントに分割され
   て２＾ｘ個の実質的に等しいオーミック増分を生成する
   比較的低インピーダンスの粗抵抗回路網と、２＾ｘ個の
   抵抗素子より成りその各素子が各粗セグメントと並列に
   接続されていて２＾（＾ｎ＾−＾ｘ＾）個の精補助セグ
   メントに細分されている、比較的高インピーダンスの精
   回路網と、より成るタップ付抵抗回路網。