JPH01106526A - Ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＡＤ変換器に関し、特に直並列型ＡＤ変換器
の高速化、アナログ入力帯域の拡大に関するものである
。

〔従来の技術〕

第２図は例えば［マイクロ・パワー・システムズ社カタ
ログ°゛業界初のワンチップ１１ビツトＣＭＯＳフラッ
シュＡ／ＤコンバータＭＰ７６８５”」に示された従来
の直並列型ＡＤ変換器の４ビット分の構成を示す回路図
である。このＡＤ変換器は、デジタル出力の上位ビット
を決定するための第１の並列型ＡＤ変換部１と、下位ビ
ットを決定するための第２の並列型ＡＤ変換部２とで構
成されている。

第１の並列型ＡＤ変換部１は、３つの第１の電圧比較器
ＣＣ１〜ＣＣ３と、第１の判定回路Ｊ１と、第１のエン
コーダＥ１と、抵抗Ｒ１〜Ｒ１６および定電圧源３から
なる第１の基準電圧発生手段ＲＧとで構成されている。

また第２の並列型ＡＤ変換部２は、３つの第２の電圧比
較器ＦＣ１〜ＦＣ３と、第２の判定回路Ｊ２と、第２の
エンコーダＥ２と、抵抗Ｒ１〜Ｒ１６および定電圧源３
からなる上記第１の４ｔ￥電圧発生手段ＲＧに接続され
たスイッチ８１〜Ｓ１２によって構成される第２の基準
電圧発生手段であるスイッチ制御回路ＳＣｃとで構成さ
れている。

そして、第１の並列型ＡＤ変換部１においては、抵抗８
４〜８５問に生じる電圧Ｖ１１、抵抗８８〜８９間に生
じる電圧■１２、および抵抗Ｒ１２〜Ｒ１３間に生じる
電圧Ｖ１３をそれぞれ第１の電圧比較器ＣＣ１〜ＣＣ３
の基準電圧として供給するように構成されている。また
第２の並列型ＡＤ変換部２においては、第２の電圧比較
器ＦＣ１〜Ｆｃ３に供給する基準電圧ｖ２１．■２２．
■２３を、直列接続された抵抗Ｒ１〜Ｒ１６のそれぞれ
の接続点からスイッチ制御回路ＳＣＣを構成するスイッ
チ８１〜Ｓ１２を介して得るように構成されている。基
準電圧Ｖ２１はスイッチ８１　、８４　、３７　、５１
ｏ（７）１つから得られ、基準電圧Ｖ　はスイッチｓ、
ｓ２２　　　　　２　５゜ Ｓ　　Ｓ　の１つから得られ、基準電圧ｖ２３はス８　
ｌ　　　１１ イッチＳ３．Ｓ６．Ｓ９．Ｓ１２の１つから得られる。

抵抗Ｒ−Ｒは抵抗Ｒ−Ｒ、Ｒ５へＲ８゜Ｒ−Ｒ，Ｒ〜Ｒ
の４つの抵抗群ＲＧ１〜ＲＧ４に区分され、この抵抗群
に対応させてスイッチＳ　　−Ｓ　　はそれぞれ８１〜
Ｓ３．８４〜Ｓ６．Ｓ７〜Ｓ９，５１ｏ−８１２の４つ
のスイッチ群ＳＧ　　〜Ｓ０４に区分されている。そし
て第１の並列型ＡＤ変換部１における第１の判定回路Ｊ
１からの信号によってスイッチ群ＳＧ１〜Ｓ０４のいず
れか１つの群が作動するようになされており、これによ
って、第２の電圧比較器ＦＣ１〜ＦＣにそれぞれ基準電
圧ｖ２１．ｖ２２．ｖ２３が供給される。

第３図は、第２図における第１の電圧比較器ＣＣ−ＣＣ
３の具体的構成の一例を示す回路図である。この電圧比
較器ＣＣ−ＣＣ３は入力段■と増幅段Ｚとラッチ段しに
分けられ、入力段■の一方の入力電圧４よりアナログ入
力電圧を受け、他方の入力電圧５より基準電圧Ｖ１１．
ｖ１２．ｖ１３のいずれかを受けるように構成されてい
る。そして、入力電圧４は、クロック信号φ１でそのオ
ン・オフが制御されるスイッチＳ１３を介して結合容量
６の一方の電極に接続され、入力電圧５は、クロック信
号φ１でそのオン・オフが制御されるスイッチＳ１４を
介して上記結合容量６の同じ電極に接続されている。一
方、結合容量６の他方の電極は反転増幅器７の入力端に
接続され、反転増幅器７の出力端は、クロック信号φ２
によってそのオン・オフが制御されるスイッチＳ１５を
介して、自らの入力端に接続されている。また反転増幅
器７の出力端は次段の反転増幅器８の入力端に接続され
、この反転増幅器８の出力端は、クロック信号φ２によ
ってそのオン・オフが制御されるスイッチＳ１６を介し
て反転増幅器９の入力端に接続されている。さらに反転
増幅器９の出力端は次段の反転増幅器１０の入力端に接
続され、出力電圧１１に接続されたこの反転増幅器１０
の出力端は、クロック信号φ２によってそのオン・オフ
が制御されるスイッチＳ１７を介して反転増幅器９の入
力端に帰還されている。

第４図は、第２図における第２の電圧比較器ＦＣ−Ｆｅ
２の具体的構成の一例を示す回路図である。この電圧比
較器ＦＣ−Ｆｅ２の回路構成は、第３図に示す電圧比較
器ＣＣ１〜ＣＣ３の回路構成とほぼ同じで、スイッチ８
１８〜Ｓ２１は各々第３図のスイッチＳ１３．Ｓｌ、〜
８１７に、また、反転増幅器１３〜１６は各々１３図の
反転増幅器７〜１０に、結合容１１２は第３図の結合容
１６に、入力電圧１８は第３図の入力電圧５に、出力電
圧１７は第３図の出力電圧１１にそれぞれ対応する。

但し、入力電圧１８には基準電圧■２１．■２２゜ｖ２
３のいずれかが印加され、その入力電圧１８は第３図の
ようにスイッチＳ１４を介することなく直接に結合容量
１２に接続されている。また、スイッチＳＳ、Ｓ　　は
りＯツク信号φ１にようてそのオン・オフが制御され、
スイッチ＄２゜はクロック信号φ１によってそのオン・
オフが制御される。

従来のＡＤ変換器は上記のように構成され、その動作は
以下のようにして行われる。

第２図において、入力電圧４にアナログ入力電圧Ｖ・が
入力されると第１の電圧比較器ＣＣ１〜ｎ ＣＣ５によって、アナログ入力電圧Ｖｉｏが基準電圧ｖ
１１．■１２．ｖ１３と比較される。たとえばアナログ
入力電圧Ｖｉｏが基準電圧Ｖ１１とＶ１２の間にあると
ぎは、電圧比較器ＣＣ２，ＣＣ３の出力がｒＬＪレベル
となり、電圧比較器ＣＣ１の出力が「ト１」レベルとな
る。この出力データが第１の判定回路Ｊ１に入力され、
第１のエンコーダ（符号化回路）Ｅ、でエンコードされ
て、アナログ入力電圧ｖｉｏをデジタルコードに変換す
る第１のＡＤ変換が行なわれる。

次に、第１の判定回路Ｊ１からの信号によって、基準電
圧ｖ１１とＶ１２間に備えられたスイッチ群ＳＧ　のス
イッチＳ　〜Ｓ６がオン状態にされ、第２の電圧比較器
ＦＣ−Ｆｅ２のそれぞれに基準電圧ｖ２１．ｖ２□、Ｖ
２３が供給される。イして、電圧比較器ＦＣ１〜ＦＣ３
によってアナログ入力電圧■ｉｎが基準電圧■２１．ｖ
２２．■２３と比較され、その出力データが第２の判定
回路Ｊ２に入力され、第２のエンコーダＥ２でエンコー
ドされて第２のＡＤｆ袂が行なわれる。

以上の動作における第１の電圧比較器ＣＣｊ（ｊ＝１〜
３）（第３図）の動作原理は次のとおりである。

第５図に示すタイミング図（但し、ここではｔｄ−〇と
する。）かられかるように、クロック信号φ１がｒＨＪ
レベルにある間（したがってクロック信号φ２もｒＨＪ
レベル）、スイッチＳ１４，５Ｓ１５．Ｓ１７はオンし
、スイッチＳ１３．Ｓ１６はオフする。この場合、増幅
段２において、転地幅器７の入出力端が短絡され、ある
電位ｖＢ１にバイアスされる。（以下、このようにして
バイアスされる電位を「バランス電位」と呼ぶ。また、
増幅段２のこの動作モードを以下「オートゼロモード」
と呼ぶ。）したがって、オートゼロモードにおいては、
入力電圧５に与えられる基準電圧■１１〜ｖ１３のいず
れかと反転増幅器７のバランス電位■８１とによって結
合容１６に電荷が充電される。また、このときスイッチ
Ｓ１６がオフしているので、増幅段Ｚとラッチ段しの間
は遮断される。

クロック信号φ１がｒＬＪレベルにある間（′！！′な
わちクロック信号φ２も「Ｌ」レベル、これと相補的な
関係にあるクロック信号φ　、φ２が「ト１」レベルに
ある問）、スイッチＳ　　Ｓ　が１３’　　１６ オンし、スイッチＳ１４．Ｓ１５．Ｓ１７はオフする。

このとき結合容量６の入力側に入力電圧４よりアナログ
入力電圧ｖｉｎが印加される。また、スイッチＳ１５が
オフすることにより、この経路における電荷の流入・流
出は阻止され、オートゼロモードにおいて蓄えられた電
荷は保存される。したがって結合容量６の入力側で起こ
ったバランス電位からの電圧変化は、りＯツクノイズの
影響などによる誤動作がない限り正しい極性で結合容量
６の出力側に伝達され、反転増幅器７，８でバランス電
位からの電圧振幅が増幅される。（増幅段２のこの動作
モードを以下［比較モードＪと呼ぶ。）増幅段Ｚで増幅
された入力電圧変化は、スイッチＳ１６を介してラッチ
段しに印加され、２つの反転増幅器９．１０で更に増幅
される。（ラッチ段りのこの動作モードを以下「スルー
モード」と呼ぶ。）再びクロック信号φ１がｒＨＪレベ
ルになると、スイッチＳ１６がオフし、スイッチＳ１７
がオンする。

また、増幅段Ｚはオートゼロモードとなる。この場合、
増幅された入力電圧変化が、スイッチＳ１７を介して反
転増幅器９の入力端に帰還されラッチされる。（ラッチ
段りのこの動作モードを以下「ラッチモード」と呼ぶ。

）このようにして、ラッチモードにおいて入力電圧変化
は、ラッチ段しの出力が論理レベルに達する大きさに増
幅され、デジタル値として出力される。すなわち、基準
電圧Ｖ１１〜Ｖ１３とアナログ入力電圧■ｉｏの大小関
係が比較され、その比較結果がデジタル値として出力さ
れる。

第４図に示した第２の電圧比較器ＦＣ・（ｊ＝１〜３）
の動作原理は第３図に示した第１の電圧比較器ＣＣｊ動
作原理と同様であるが、各動作モードの動作タイミング
は異なる。すなわち第２の電圧比較器ＦＣ，の場合は、
クロック信号φ１がｒＨＪレベルの期間に入力電圧４か
らアナログ入力電圧■ｉｏを取り込み、このとき増幅段
Ｚはオートゼロモード、ラッチ段しはラッチモードとむ
り、またクロック信号φ１が「１」」レベルの期間にそ
れぞれ比較モード、スルーモードとなる。第２の電圧比
較器ＦＣ，の基準電圧ｖ２１〜Ｖ２３は、クロック信号
φ２が「１」」レベルにある間だけ入力電圧１８に印加
される。これは第２図に示す第１の判定回路Ｊ　からの
スイッチ群ＳＧ　　−３Ｇ４に対す１す る制御信号が、第１の判定回路Ｊ１に与えられるクロッ
ク信号φ２によってコントロールされ、クロック信号φ
２がｒＨＪレベルにある間だけスイッチ群ＳＧ　　−８
Ｇ４のうちの１つのスイッチ群がオンし、クロック信号
φ２がｒＬＪレベルにある間はすべてのスイッチ８１〜
Ｓ１□がオフすることによって実現される。

このようにして、アナログ入力電圧■ｉｏが例えば基準
電圧■１１と■１２の間にあることが検知され、第１の
並列型ＡＤ変換部１では上位ビットのデジタルコードが
得られる。そして、スイッチ群ＳＧ２がオンすることに
より、第２の並列型ＡＤ変換部２では、さらに高い分解
能を得るためのＡＤ変換が行なわれ、これにより下位ビ
ットのデジタルコードが得られる。

以上の説明は、第５図に示したタイミング図において、
ｔｄ＝０とした場合の動作であるが、実際にはアナログ
入力電圧■ｉ、がランダムに変化するため、ｔ、−〇の
場合には、第１の並列型ＡＤ変換部１と第２の並列型Ａ
Ｄ変換部２において、アナログ入力電圧ｖｉｏのサンプ
リングにスキー−すなわちタイミングのずれが生じ、こ
れがＡＤ変換器の精度を劣化させる。以下ではこの問題
について説明を行なう。

第２の並列型ＡＤ変換部２（第２図）に含まれる第２の
電圧比較器ＦＣ・は第４図回路構成゛を有し、入力電圧
４からのアナログ入力電圧Ｖ、のすｎ シブリング時にオートゼロモードとなるため、結合古畳
１２の入力側ノードがアナログ入力電圧Ｖ；。の変化に
伴って変化すればよく、これは比較的小さい遅延で達成
される。したがって第２の並列型ＡＤ変換部２において
は、第２の電圧比較器ＦＣ・のスイッチＳ１８がオフし
た瞬間のアナログ入力電圧Ｖｉｏがデジタルコードに変
換される。

これに対して第１の並列型ＡＤ変換部１に含まれる第１
の電圧比較器ＣＣ・は第３図の回路構成を有し、入力電
圧４からのアナログ入力電圧Ｖ。

ｎ のサンプリング時に比較モードとなるため、アナログ入
力電圧Ｖ・の変化はある程度の貯延ｔ１をｎ もってラッチ段りに伝達される。そして、第１の並列型
ＡＤＷ！ｌ＠部１において実際にデジタルコードに変換
されるのは、ラッチ段してラッチされる瞬間に同ラッチ
段しに到達したアナログ入力電圧Ｖ・の基準電圧Ｖ１１
〜Ｖ１２に対する比較結果であｎ る。

したがって、ｔｄ＝Ｏとした場合、実際にデジタルコー
ドに変換されるアナログ入力電圧■・のサンプリング点
は、第１の並列型ΔＤ′ａ換部１と第２の並列型ＡＤ変
換部２にａ３いて前記遅延時間ｔ１分だけずれることに
なる。たとえばアナログ入力電圧■ｉｏとして周波数５
　Ｍ　！ｌ　ｚのランプ波を与え、前記遅延時間ｔ１を
１０ｎｓと仮定した場合、第１の並列型ＡＤ変換部１と
第２の並列型ＡＤ変換部２で実際にデジタルフードに変
換されるアナログ入力電圧ｖｉｏの正味のサンプリング
点は１０ｎｓだけずれることになり、電圧値に直すと１
２．８ＬＳ８だけ異なるデータがサンプリングされるこ
とになる。

したがって、実際の直並列型ＡＤ変換器では、第５図の
タイミング図に示すように、第１の電圧比較器ＣＣｊ　
（第３図）におけるスイッチＳ１３をオフするタイミン
グとスイッチ８１６をオフするタイミングをｔａ　　（
＝ｔ１）だけ異ならせるなどのタイミング調整を行って
、第１の並列型ＡＤ変換部１と第２の並列型ＡＤ変換部
２のアナログ入力電圧■ｉｏのサンプリングスキューを
補正していた。

〔発明が解決しようとする問題点〕

従来のＡＤ変変換線以上のように構成され、第１の並列
型ＡＤＩＤ部１に含まれる第１の電圧比較器ＣＣｊにお
けるラッチのタイミングをずらせることのみによってア
ナログ入力電圧のサンプリングスキューを補正するよう
にしている。

しかしながら、ｔ、を充分大きく設定すると、クロック
信号φ２が「ト１」レベルとなる期間が短縮され、この
短い期間に第２の並列型ＡＤ変換部２の第２の電圧比較
器ＦＣｊが比較モードを完了しなければならなくなる。

ところが、実際には第２の電圧比較器ＦＣ・が比較モー
ドを完了するまでにはある程度の期間が必要であるため
、ｔｄを充分大きく設定するためには、クロック信号φ
１゜φ２の周波数を低くせざるを得ない。このため、上
記のようにクロック信号のタイミングをずらせることの
みによってアナログ人ノコ電圧Ｖｉｏのナンブリングス
キューを補正する方法では、ＡＤ変換器の変換速度の高
速化、アナログ入力帯域の拡大が阻害されるという問題
点があった。

この発明は、このような問題点を解消するためになされ
たもので、高速かつ広いアナログ入力帯域で精度よく動
作するＡＤ変換器をｔ７ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るＡＤ変換器は、第１および第２の並列型
ＡＤ変換部とエラー補正回路とを備えて構成されている
。第１の並列型ＡＤ変換部は、基準電圧を等分割して複
数の第１の基準電圧を得る第１の基準電圧発生手段と、
前記第１の基準電圧とアナログ入力電圧とを比較する複
数の第１の電圧比較器と、これら第１の電圧比較器の出
力から前記アナログ入力電圧が前記第１の基準電圧のど
の電圧範囲に属するかを検出する第１の判定回路と、こ
の第１の判定回路の出力に基づきデジタル出力の上位ビ
ットを決定する第１のエンコーダと、前記第１の判定回
路と前記第１のエンコーダとの接続関係を決定する第１
の接続決定手段とから成る。一方、第２の並列型ＡＤ変
換部は、前記第１の判定回路によって検出された前記電
圧範囲を包含する範囲でさらに電圧を等分割して複数の
第２の基準電圧を得る第２の基準電圧発生手段と、前記
第２の基準電圧と前記アナログ入力電圧とを比較する複
数の第２の電圧比較器と、これら第２の電圧比較器の出
力から前記アナログ入力電圧が第２の基準電圧のどの電
圧範囲に底するかを検出する第２の判定回路と、この第
２の判定回路の出力に基づぎデジタル出力の下位ビット
を決定する第２のエンコーダと、前記第２の判定回路と
前記第２のエンコーダとの接続関係を決定する第２の接
続決定手段とから成る。またエラー補正回路は、前記第
１の判定回路によって検出された前記電圧範囲を包含す
る範囲で特定の前記第１の基準電圧を選択する手段と、
前記第２の電圧比較器と同じ動作態様で前記アナログ入
力電圧を取り込んで前記特定の第１の基準電圧と比較す
る複数の第３の電圧比較器と、前記第３の電圧比較器の
出力から前記アナログ入力電圧が前記特定の第１のＪｊ
準電圧により区分されるどの電圧範囲に属するかを検出
し、前記第１および第２の接続決定手段に対しその接続
関係を決定する信号を出力する第３の判定回路とから成
る。

〔作用〕

この発明における第３の電圧比較器は第２の電圧比較器
と動作態様が同じで、これら電圧比較器の間ではサンプ
リングスキューは生じない。そしてこの第３の電圧比較
器は、第１の電圧比較器の出力に基づいて決定されるア
ナログ入力電圧の電圧範囲を包含するように選択された
特定の第１の基準電圧とアナログ入力電圧とを比較し、
その比較結果により第３の判定回路は、実際のアナログ
入力電圧が前記特定の第１の基準電圧により区分される
どの電圧範囲に属するかを検出することにより、第１の
電圧比較器と第２の電圧比較器の間のサンプリングスキ
ューに起因するエラーを検出し゛、その検出結果に応じ
て第１の並列型ＡＤ変換部および第２の並列型ＡＤ変換
部のデジタル出力を補正する。

〔実施例〕

第１図はこの発明によるＡＤ変換器の一実施例を示す回
路図である。この実施例は８ビツトの直並列型ＡＤ変換
器を示しており、第１の電圧比較器ＣＣ１〜ＣＣｌ３、
第１の判定回路Ｊ１、第１のエンコーダＥ１、第１の基
準電圧発生手段ＲＧ。

第２の電圧比較器群ＦＣ，第２の判定回路Ｊ２、第２の
エンコーダＥ２、第２の基準電圧発生手段を構成するス
イッチ制御回路ｓｃｃについては、４ビツト分の構成を
示す従来装置の場合と基本的には同一である。すなわち
、第１の電圧比較！ａＣ０１〜ＣＣｌ３は８ビツト構成
に対応させて１５個設けられており、その回路構成は第
３図に示したものと同じである。また第１の基準電圧発
生手段ＲＧを構成する抵抗群ＲＧ１〜ＲＧ１６は各々１
６個の直列接続された抵抗によって形成され、この抵抗
群間のノードがそれぞれ第１の電圧比較器Ｃｑ１〜ＣＣ
ｌ３に接続されている。第２の電圧比較器群ＦＣも、８
ビツト構成に対応させて第４図に示した回路構成の電圧
比較器ＦＣｊを１５個設けて構成され、スイッチ制御回
路ＳＣＣも、第２図とほぼ同様であるが８ビツト構成に
対応させて、各々１５個のスイッチからなる１６個のス
イッチ群Ｓ０１〜５０１６により構成されている。

このＡＤ変換器では、第１の並列型ＡＤ変換部、１の第
１の判定回路Ｊ１と第１のエンコーダＥ１の間に、これ
らの間の接続関係を決定づる第１の接続決定手段である
シックＳＦが介挿されている。

また第２の並列型ＡＤ変換部２では、上記したスイッチ
制御回路ＳＣＣとは別に、２つのスイッチ制御回路ｓｃ
ｕ、ｓｃｏが追加され、これらのス−（ｙヂｕＪ’ｍ回
路ＳＣＵ、ＳＣＧ、ＳＣＤにＪ：り第２の基準電圧発生
手段Ｓ０１が構成されている。

さらに、上記した第２の電圧比較器群ＦＣとは別に、こ
れと同様に第４図の回路構成の電圧比較器ＦＣｊを１５
個設けて構成された２つの電圧比較器群ＦＣＬＪ、ＦＣ
Ｄが追加され、これらは各々スイッチ制御回路ｓｃｕ、
ｓｃｃ、ｓｃｏを介して第１の基準電圧発生手段ＲＧに
接続されている。

そして、これらスイッチ制御回路ｓｃｕ、ｓｃｃ。

ＳＣＤと第１の基準電圧発生手段ＲＧの間の接続構成に
ついては、例えば第１の判定回路Ｊ１によってアナログ
入力電圧■・が基準電圧ｖ１．■２ｎ 間に存在すると判定されると、その判定回路Ｊ１からの
制御信号によりスイッチ制御回路ＳＣＣは上記基準電圧
範囲ｖ１〜■２に対応する抵抗群ＲＧｊの１５個の基準
電圧に接続され、またスイッチ制御回路ＳＣＵはこれよ
り１群だけ高電位側の抵抗群ＲＧ・　、スイッチ制御回
路ＳＣＤはこれＪ＋１ より１群だけ低電位側の抵抗群ＲＧ、１の各々１５個の
基準電圧にそれぞれ接続されるようになっている。した
がってこの場合、電圧比較器群ＦＣＬＪ、ＦＣ，ＦＣＤ
の各々１５個の電圧比較器ＦＣｊは第２の基準電圧発生
手段ＳＣ１を介して各々の抵抗群ＲＧ・　、ＲＧ・、Ｒ
Ｇｊ−１により得らＪ＋Ｉ　　　　　　Ｊ れる各１５レベルの基準電圧を受けることになる。

第２の並列型ＡＤ変換部２では、さらに、各電圧比較器
群ＦＣＵ、ＦＣ，ＦＣＤと第２の判定回路Ｊ２の間に、
これらの接続関係を決定する第２の接続決定手段である
セレクタＳＬが介挿されている。すなわち、セレクタＳ
Ｌは後述するエラー補正回路ＥＣから出力される制御信
号に応じて、各電圧比較器群ＥＣＵ、ＦＣ，ＦＣＤの各
々１５本の３組の出力線群の中から１組の出力線群を選
択して判定回路Ｊ２に接続するように構成されている。

エラー補正回路ＥＣはスイッチ制御回路ｓ０２、第３の
電圧比較器ＣＥ　、ＣＦ２および第３の判定向路Ｊ３に
より構成されている。スイッチ制御回路ＳＣは　第１の
判定回路Ｊ１より出力され２す るυ制御信号に応じて、第１の基準電圧発生手段ＲＧよ
り第１の電圧比較器ＣＣ−ＣＣ１５に与えられる１５レ
ベルの基準電圧のうち、隣り合う２つの電圧レベルを選
択し、これをエラー補正用に設けられた２つの第３の電
圧比較器ＣＥ、ＣＥ２に基準電圧として与えるように構
成されており、２つの電圧比較器ＧＥ、ＣＥ２の回路構
成は第４図に示したものと同じである。例えば第１の判
定回路Ｊ１によってアナログ入力電圧■ｉｏが基準電圧
ｖ　、■２間にあると判定された場合、その判定結果に
対応する制御信号が判定回路Ｊ１よりスイッチ制御回路
ＳＣ２に入力され、これによりエラー補正用の電圧比較
器ＣＥ、ＣＥ２の基準電圧としてｖｌ、■２が選択され
るようになっている。エラー補正用の電圧比較器ＧＥ　
　、ＣＥ２は、上述のように選択された基準電圧とアナ
ログ入力電圧Ｖｉｏの比較を行うものであり、その比較
結果を第３の判定回路Ｊ３に入力して、その判定結果を
シフタＳＦおよびセレクタＳＬに入力するように構成さ
れている。そして、この第３の判定回路Ｊ３と第１の判
定回路Ｊ１の判定結果が責なるか否かによって、シック
ＳＦおよびセレクタＳＬの接続動作が決定されるよう構
成されている。

次に、上述のように構成されたこの発明の一実施例であ
るＡＤ変換器の動作について説明する。

入力電圧４に印加されるアナログ入力電圧■ｉ。

が第１の電圧比較器ＣＣ−ＣＣ１５によって１５ル ベルの基準電圧と比較され、第１の判定回路Ｊ１によっ
てまずアナログ入力電圧ｖｉｏの電圧存在範囲が判定さ
れる。ここまでの動作は第２図の従来回路の場合と同様
であるが、第２図の場合は４ビツト構成であり、比較さ
れる基準電圧レベルは３レベルであるのに対し、この実
施例は８ビツト構成であるため、比較される基準電圧レ
ベルは１５レベルである。

第１の判定回路Ｊ１の判定結果は第２の基準電圧発生手
段ＳＣ１と第３の基１１！電圧発生手段であるスイッチ
制御回路Ｓ０２の制御信号として入力され、以下に述べ
るようにして選択される総ｉ′１４５レベルおよび２レ
ベルの基準電圧レベルが第２の電圧比較器群ＦＣＵ、Ｆ
Ｃ，ＦＣＣおよびエラー補正用に設けられた第３の電圧
比較器ＣＥ１゜ＣＦ２にそれぞれ与えられる。例えば第
１のＡＤ変換過程でアナログ入力電圧Ｖ、が基準電圧■
１ｎ とＶ２の間に存在すると検知された場合、第１の判定回
路Ｊ１からの制御信号によって、電圧比較器群ＦＣＵに
はスイッチ制御回路ＳＣＵを介して抵抗群ＲＧ　ｊ＋１
で決まる１５レベルの基準電圧が、また電圧比較器群Ｆ
Ｃにはスイッチ制御回路ＳＣＣを介して抵抗群ＲＧｊで
決まる１５レベルの基準電圧が、さらに電圧比較器群Ｆ
ＣＤにはスイッチ制御回路ＳＣＤを介して抵抗群ＲＧｊ
−１で決まる１５レベルの基準電圧がそれぞれ与えられ
、また基準電圧ｖ　、ｖ２がスイッチ制御回路Ｓ０２を
介して各々電圧比較器ＣＥ、ＣＥ２に与えられる。

゛第３の電圧比較器ＣＥ　、ＣＦ２および電圧比岐器群
ＦＣＵ、ＦＣ，ＦＣＤの各電圧比較器はすべて第４図に
示した構成を有しており、これらの間にアナログ入力電
圧Ｖ、のサンプリンゲスキュｎ −は存在しない。したがってエラー補正用に設けられた
第３の電圧比較器ＣＥ　、ＣＦ２は、第１のＡＤ変換過
程で検知されたアナログ入力電圧範囲の両端すなわち上
限値および下限値において、アナログ入力電圧■ｉｏの
ザンプリングスキューがない状態で、第２の並列型ＡＤ
変換部２が電圧比較を行なうのと同じタイミングで再び
電圧比較を行なうことになる。この比較結果は第３の判
定回路Ｊ３に入力され、判定回路Ｊ３の判定結果がシフ
タＳＦおよびセレクタＳＬの制御信号として入力される
。

次に、スイッチ制御回路ＳＣ２、電圧比較器ＣＥ、ＣＥ
　　および判定回路Ｊ３によって構成されるエラー補正
回路ＥＣからの制御信号を受けて行われるシフタＳＦ、
セレクタＳＬの動作について説明する。この説明は、第
１のＡＤ変換過程にＪ３いてアナログ入力電圧Ｖ、が基
準電圧ｖ１゜ｎ ■２間に存在すると検知された場合を想定し、以下の（
ｉ）〜（ｉｉｉ）の３つの場合に分けて行なう。

（＋）エラー補正回路ＥＣでアナログ入力電圧■・が基
準電圧■２より大きい電圧レベルに存在ｎ すると判定された場合。

エラー補正回路ＥＣからの制御信号により、判定回路Ｊ
１の出力がシフタＳＦによって１ビツトだけ高ビツト側
にシフトして第１のエンコーダＥ１に接続され、これに
よ゛り第１のＡＤ変換過程で検知されたデータに１ビツ
ト加綽された形でデジタル出力が得られる。また同時に
、電圧比較群ＦＣ１Ｊの出力がセレクタＳＬを介して第
２の判定回路Ｊ２に接続され、これにより第１のＡＤ変
換過程で検知されたアナログ入力電圧■ｉｏの存在範囲
に対して、第１の並列型ＡＤ変換部１の最小分解能弁だ
け高電位側に存在する抵抗群ＲＧｊ＋１によって与えら
れる基準電圧群との比較結果が判定され、第２のエンコ
ーダＥ２によってエンコードされデジタル値として出力
される。

（１１）エラー補正回路ＥＣにおいてアナログ入力電圧
Ｖ・が基準電圧ｖ　、■２間に存在すると判＋ｎ　　　
　　　　　　　　１ 定された場合。

エラー補正回路ＥＣからの制御信号により、判定回路Ｊ
１の判定結果がそのままシフタＳＦを介して第１のエン
コーダＥ１に接続されデジタル出力が得られるとともに
、電圧比較器群ＦＣの出力がセレクタＳＬを介して第２
の判定回路Ｊ２に接続され、第２のエンコーダＦ２によ
ってエンコードされデジタル出力Ｃ （ｉｉｉ）エラー補正回路ＥＣにおいてアナ１コグ入力
電圧Ｖ・が基準電圧ｖ１より小さい電圧レベル暑ｎ に存在すると判定された場合。

エラー補正回路ＥＣからの制御信号により、第１の判定
回路Ｊ１の出力がシックＳＦによって１ピツトだけ低ビ
ツト側にシフトして第１のエンコーダＥ１に接続されデ
ジタル値が出力される。またこれと同時に、電圧比較器
群ＦＣＤの出力がセレクタＳＬを介して第２の判定回路
Ｊ２に接続され、第２のエンコーダＥ２によってエンコ
ードされデジタル値として出力される。

以上のように本実施例は、第１の並列型ＡＤ変換部１の
第１の判定回路Ｊ１の出力を、アナログ入力電圧Ｖｉｏ
の存在範囲の予備検知信号として利用し、エラー補正回
路ＥＣを用いて第１の並列型ＡＤ変換部１のＡＤ変換過
程で補正を加えることによって従来装置の問題点を解消
しようとするものである。エラー補正回路ＥＣの第３の
電圧比較器ＣＥ　　、ＣＥ２は第２の並列型ＡＤ変換部
２の電圧比較器と同様の回路構成を有しており、両者の
間のサンプリングスキューは存在せず、したがってエラ
ー補正回路ＥＣによって第１の並列型ＡＤ変換部１にお
けるサンプリングスキューによるエラーが補正できる。

また第２の並列型ＡＤ変換部２において、新たに電圧比
較器群ＦＣｔＪ、ＦＣＤおよびスイッチ制御回路ｓｃｕ
、５ｃｏ１！ｉ：設け、第１のＡＤ変換過程で検知され
たアナログ入力電圧存在範囲の高電位側、低電位側にそ
れぞれ第１の並列型ＡＤ変換部１の１８８分だけ余分に
電圧比較を行なわせるようにしているため、第１のＡＤ
変換過程で検知されたデータにエラーが発生した場合で
も、第２の並列型ＡＤ変換部２のデジタルコードは正し
く出力される。この補正はエラー補正回路ＥＣのセレク
タＳＬへの制御信号によって行なわれる。

上述したように本実施例は４ビツト構成の第１の並列型
ＡＤ変換部１の２１８８分だけ余分に電圧比較を行なわ
せるものであるが、これにより従来の８ビット直並列を
ＡＤ変換器に比べて１６１ＳＢ分のサンプリングスキュ
ーエラーが補正される。したがって、たとえばアナログ
入力電圧■。

ｎ として周波数５　Ｍ　ｌ−１ｚのランプ波を与え、第１
の電圧比較器ＣＣｊの増幅段Ｚ（第３図）の遅延時間ｔ
１をＩｏｎｓと仮定した場合、第５図に示したようなタ
イミング調整ｔよ不要でありＡＤ変換器を高速化するこ
とができる。

なお、エラー補正回路ＥＣにおける第３の電圧比較器を
増設して更に多くの特定の第１の基準電圧との比較を行
なうとともに、第２の並列型ＡＤ変換部２の電圧比較範
囲を更に拡大することにより、上記遅延時間ｔ１や入力
信号帯域が一層太きくなった場合などにも容易に対応で
き、この場合にも上記実施例と同様の効果を奏する。

また上記実施例では、４ビツト構成の第１の並列型ＡＤ
変換部１と、同じ（４ビツト構成の第２の並列型ＡＤ変
換部２とからなる８ビット直並列型ＡＤ変換器について
示したが、この発明はこれに限らず、ｍ１ビツト構成の
第１の並列型ＡＤ変換部１と、ｍ２ビツト構成の第２の
並列型ＡＤ変換部２とからなるｎビット直並列型ＡＤ変
換器（但しｍｌ　、　ｍ　　、　ｎは自然数）すべてに
適用できるものである。

〔発明の効果〕

以上説明したように、この発明によれば、第１のＡＤ変
換過程によって検出されるアナログ入力電圧の電圧範囲
を包含するように選択された特定の第１の１１１！電圧
により区分されるどの電圧範囲に実際のアナログ入力電
圧が属するかをエラー補正回路で検出することによって
、第１の並列型ＡＤ変換部と第２の並列型ＡＤ変換部の
間のサンプリングスキューに起因するエラーを検出し、
その検出結束に応じて第１．第２の並列型ＡＤ変換部の
デジタル出力を補正するように構成したので、クロック
信号のタイミングすなわちラッチのタイミングをずらせ
ることなくサンプリングスキューに基づくエラーを補正
でき、高速かつ広いアナログ入力帯域で精度よく動作さ
せることができる効果がある。

【図面の簡単な説明】

第１図はこの発明によるＡＤ変換器の一実施例を示す回
路図、第２図は従来のＡＤ変換器を示す回路図、第３図
はその第１の電圧比較器の構成を示す回路図、第４図は
その第２の電圧比較器の構成を示す回路図、第５図はそ
の動作に用いられるクロック信号のタイミング図である
。 図において、１は第１の並列型ＡＤ変換部、ＲＧは第１
の基準電圧発生手段、ＣＣ１は第１の電圧比岐器、Ｊｌ
は第１の判定回路、Ｅｌは第１のエンコーダ、ＳＦシフ
タは（第１の接続決定手段）、２は第２の並列型ＡＤ変
換部、Ｓ０１は第２の基ＱＴｉ圧発生手段、ＦＣＵ、Ｆ
Ｃ，ＦＣＤは第２の電圧比較器群、Ｊ２は第２の判定回
路、Ｃ２は第２のエンコーダ、ＳＬはセレクタ（第２の
接続決定手段）、ＥＣはエラー補正回路、ＳＣ２はスイ
ッヂ制御回路、ＣＥ　　、ＣＥ、２は第３の電圧比岐器
、Ｊ３は第３の判定回路である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄 第２図 第３図 ！４図 第５図

Claims (1)

【特許請求の範囲】
1. （１）基準電圧を等分割して複数の第１の基準電圧を得
   る第１の基準電圧発生手段、前記第１の基準電圧とアナ
   ログ入力電圧とを比較する複数の第１の電圧比較器、こ
   れら第１の電圧比較器の出力から前記アナログ入力電圧
   が前記第１の基準電圧のどの電圧範囲に属するかを検出
   する第１の判定回路、この第１の判定回路の出力に基づ
   きデジタル出力の上位ビットを決定する第１のエンコー
   ダ、および前記第１の判定回路と前記第１のエンコーダ
   との接続関係を決定する第１の接続決定手段からなる第
   １の並列型ＡＤ変換部と、 前記第１の判定回路によって検出された前記電圧範囲を
   包含する範囲でさらに電圧を等分割して複数の第２の基
   準電圧を得る第２の基準電圧発生手段、前記第２の基準
   電圧と前記アナログ入力電圧とを比較する複数の第２の
   電圧比較器、これら第２の電圧比較器の出力から前記ア
   ナログ入力電圧が第２の基準電圧のどの電圧範囲に属す
   るかを検出する第２の判定回路、この第２の判定回路の
   出力に基づきデジタル出力の下位ビットを決定する第２
   のエンコーダ、および前記第２の判定回路と前記第２の
   エンコーダとの接続関係を決定する第２の接続決定手段
   からなる第２の並列型ＡＤ変換部と、 前記第１の判定回路によって検出された前記電圧範囲を
   包含する範囲で特定の前記第１の基準電圧を選択する手
   段、前記第２の電圧比較器と同じ動作態様で前記アナロ
   グ入力電圧を取り込んで前記特定の第１の基準電圧と比
   較する複数の第３の電圧比較器、および前記第３の電圧
   比較器の出力から前記アナログ入力電圧が前記特定の第
   １の基準電圧により区分されるどの電圧範囲に属するか
   を検出し、前記第１および第２の接続決定手段に対しそ
   の接続関係を決定する信号を出力する第３の判定回路か
   らなるエラー補正回路とを備えたＡＤ変換器。