JPH01106517A - 比較回路 - Google Patents
比較回路Info
- Publication number
- JPH01106517A JPH01106517A JP62264159A JP26415987A JPH01106517A JP H01106517 A JPH01106517 A JP H01106517A JP 62264159 A JP62264159 A JP 62264159A JP 26415987 A JP26415987 A JP 26415987A JP H01106517 A JPH01106517 A JP H01106517A
- Authority
- JP
- Japan
- Prior art keywords
- input
- switch
- inverting amplifier
- voltage
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は比較回路に関し、特に高速動作時の誤動作防
止に関するものである。
止に関するものである。
（従来の技術）
第３図は従来の比較回路を示す回路図である。
図において１はキャパシタで、その一方の電極は第１の
反転増幅器２の入力端に接続され、またこの第１の反転
増幅器２の入出力端間はシャント用スイッチ３で接続さ
れて、キャパシタ付き増幅段４が構成されている。また
第１の反転増幅器２の出力端には第２の反転増幅器５の
入力端が接続されている。６は比較する２種類の入力電
圧ｖ１゜ｖ２の一方ｖ１を印加する第１の入力端子、７
は他方の入力電圧ｖ２を印加する第２の入力端子で、第
１の入力端子６は入力スイッチ８を介して上記したキャ
パシタ１の他方の電極に接続され、また第２の入力端子
７は別の入力スイッチ９を介してキャパシタ１の同じ電
極に接続されている。そして、入力スイッチ８，９は交
互にオン動作し、また入力スイッチ８のオン動作に同期
してキャパシタ付き増幅段４のシャント用スイッチ３も
オン動作するように構成されている。
反転増幅器２の入力端に接続され、またこの第１の反転
増幅器２の入出力端間はシャント用スイッチ３で接続さ
れて、キャパシタ付き増幅段４が構成されている。また
第１の反転増幅器２の出力端には第２の反転増幅器５の
入力端が接続されている。６は比較する２種類の入力電
圧ｖ１゜ｖ２の一方ｖ１を印加する第１の入力端子、７
は他方の入力電圧ｖ２を印加する第２の入力端子で、第
１の入力端子６は入力スイッチ８を介して上記したキャ
パシタ１の他方の電極に接続され、また第２の入力端子
７は別の入力スイッチ９を介してキャパシタ１の同じ電
極に接続されている。そして、入力スイッチ８，９は交
互にオン動作し、また入力スイッチ８のオン動作に同期
してキャパシタ付き増幅段４のシャント用スイッチ３も
オン動作するように構成されている。
従来の比較回路は上記のように構成され、その動作は前
半と後半に分けて以下のように行われる。
半と後半に分けて以下のように行われる。
なお、ここでは第１の反転増幅器２と第２の反転増幅器
５が同一伝達特性を持つものとして話を進める。
５が同一伝達特性を持つものとして話を進める。
まず動作サイクルの前半では、入力スイッチ８とシャン
ト用スイッチ３がオン、入力スイッチ９がオフとなる。
ト用スイッチ３がオン、入力スイッチ９がオフとなる。
これによりキャパシタ１の入力スイッチ８，９側の電極
には、入力端子６に印加されている電圧ｖ１が印加され
るのに対し、反転増幅器２側の電極には、シャント用ス
イッチ３を介して反転増幅器２の入出力端間が短絡され
ることに°より生じる一定の電圧すなわちシャント電圧
ｖ８が印加される。いま第１の反転増幅器２の伝達特性
が第４図に示す曲線ａで表わされるものとすると（図に
おいてＶ、、Ｖｏはそれぞれ反転増幅器２の入力電圧お
よび出力電圧）、上記したシャント電圧ｖ８は入出力電
圧が等しいときの電圧であるから、上記伝達特性曲線ａ
と■。−Ｖ、の関係を表わす直線すとの交点Ｃに対応す
る入出力電圧に落ち着く。このようにしてキャパシタ１
の反転増幅器２側の電極は入力スイッチ８．９側の電極
に対してＶ８−Ｖｌの電位に充電される。
には、入力端子６に印加されている電圧ｖ１が印加され
るのに対し、反転増幅器２側の電極には、シャント用ス
イッチ３を介して反転増幅器２の入出力端間が短絡され
ることに°より生じる一定の電圧すなわちシャント電圧
ｖ８が印加される。いま第１の反転増幅器２の伝達特性
が第４図に示す曲線ａで表わされるものとすると（図に
おいてＶ、、Ｖｏはそれぞれ反転増幅器２の入力電圧お
よび出力電圧）、上記したシャント電圧ｖ８は入出力電
圧が等しいときの電圧であるから、上記伝達特性曲線ａ
と■。−Ｖ、の関係を表わす直線すとの交点Ｃに対応す
る入出力電圧に落ち着く。このようにしてキャパシタ１
の反転増幅器２側の電極は入力スイッチ８．９側の電極
に対してＶ８−Ｖｌの電位に充電される。
つぎに動作サイクルの後半では、入力スイッチ９がオン
、入力スイッチ８とシャント用スイッチ３がオフとなる
。これによりキャパシタ１の入力スイッチ８．９側の電
極には、入力端子７に印加されている電圧Ｖ２が印加さ
れる。このとぎシャント用スイッチ３はオフとなってキ
ャパシタ１の反転増幅器２側の電極は高インピーダンス
状態になっているので、動作サイクルの前半でキャパシ
タ１の電極間に生じた電位差Ｖ、−ｖ１は後半において
もそのまま保持される。このため、上記したようにキャ
パシタ１の入力スイッチ８，９側の電極の電位がＶ か
ら■２に変ると、反転増幅器２側のＩＲ極の電−位はｖ
−■ だけ変化しｖ８−■１＋Ｖ２となる。ところで
、第４図で示したように動作サイクルの前半では反転増
幅器２の入力電圧は伝達特性曲線ａ上の増幅率の高い点
Ｃ（電圧はｖｓ）にバイアスされていたため、この後半
の動作での反転増幅器２の入力電圧の変化ｖ２−ｖ１が
微小でも、反転増幅器２の出力電圧は比較的大ぎな変化
を示すことになる。すなわち、反転増幅器２の増幅率を
−Ａとすると、このときの出力電圧はＶ −Ａ（Ｖ
−Ｖｌ）となる。
、入力スイッチ８とシャント用スイッチ３がオフとなる
。これによりキャパシタ１の入力スイッチ８．９側の電
極には、入力端子７に印加されている電圧Ｖ２が印加さ
れる。このとぎシャント用スイッチ３はオフとなってキ
ャパシタ１の反転増幅器２側の電極は高インピーダンス
状態になっているので、動作サイクルの前半でキャパシ
タ１の電極間に生じた電位差Ｖ、−ｖ１は後半において
もそのまま保持される。このため、上記したようにキャ
パシタ１の入力スイッチ８，９側の電極の電位がＶ か
ら■２に変ると、反転増幅器２側のＩＲ極の電−位はｖ
−■ だけ変化しｖ８−■１＋Ｖ２となる。ところで
、第４図で示したように動作サイクルの前半では反転増
幅器２の入力電圧は伝達特性曲線ａ上の増幅率の高い点
Ｃ（電圧はｖｓ）にバイアスされていたため、この後半
の動作での反転増幅器２の入力電圧の変化ｖ２−ｖ１が
微小でも、反転増幅器２の出力電圧は比較的大ぎな変化
を示すことになる。すなわち、反転増幅器２の増幅率を
−Ａとすると、このときの出力電圧はＶ −Ａ（Ｖ
−Ｖｌ）となる。
一方、第２の反転増幅器５は第１の反転増幅器２と同一
の伝達特性を持たせであるので、動作サイクルの前半で
は第２の反転増幅器５の出力電圧もＶ８となる。また動
作サイクルの後半では、第１の反転増幅器２の出力変化
分−Ａ （Ｖ２−Ｖｌ）かさらに増幅される。例えば第
２の反転増幅器５が第１の反転増幅器２と同じ増幅率−
八を持つものとすると、このときの第２の反転増幅器５
の出力電圧は■８＋Ａ２ （■２−ｖ１）となる。
の伝達特性を持たせであるので、動作サイクルの前半で
は第２の反転増幅器５の出力電圧もＶ８となる。また動
作サイクルの後半では、第１の反転増幅器２の出力変化
分−Ａ （Ｖ２−Ｖｌ）かさらに増幅される。例えば第
２の反転増幅器５が第１の反転増幅器２と同じ増幅率−
八を持つものとすると、このときの第２の反転増幅器５
の出力電圧は■８＋Ａ２ （■２−ｖ１）となる。
このようにして、上記比較回路の出力端子１０には、動
作サイクルの前半において出力電圧■８があられれ、そ
の出力電圧は動作サイクルの後半においで入力電圧Ｖ
とｖｌの大小関係に応じて正または負に大きく変化する
。すなわち、入力電圧Ｖ とＶｌの大小関係に応じて、
動作サイクルの後半でｒＨＪレベルまたはｒＬＪレベル
の論理値が得られ、比較機能が達成さ・れる。
作サイクルの前半において出力電圧■８があられれ、そ
の出力電圧は動作サイクルの後半においで入力電圧Ｖ
とｖｌの大小関係に応じて正または負に大きく変化する
。すなわち、入力電圧Ｖ とＶｌの大小関係に応じて、
動作サイクルの後半でｒＨＪレベルまたはｒＬＪレベル
の論理値が得られ、比較機能が達成さ・れる。
従来の比較回路は以上のように構成されており、動作サ
イクルの前半では、まず第１の反転増幅器２の出力が所
定の時間の後にシャント電圧Ｖｓに収束し、つぎに第２
の反転増幅器５の入出力端間の伝達遅延を伴って、さら
に遅れてから出力電圧が■８に収束する。この様な遅延
は低速動作時にはほとんど問題とならないが、高速動作
時には、第１の反転増幅器２の出力が動作サイクルの前
半でシャント電圧■８に収束しても、第２の反転増幅器
５の出力が■８に達しないまま動作サイクルの後半に移
るという事態を引き起こし、誤動作の原因となるという
問題点があった。
イクルの前半では、まず第１の反転増幅器２の出力が所
定の時間の後にシャント電圧Ｖｓに収束し、つぎに第２
の反転増幅器５の入出力端間の伝達遅延を伴って、さら
に遅れてから出力電圧が■８に収束する。この様な遅延
は低速動作時にはほとんど問題とならないが、高速動作
時には、第１の反転増幅器２の出力が動作サイクルの前
半でシャント電圧■８に収束しても、第２の反転増幅器
５の出力が■８に達しないまま動作サイクルの後半に移
るという事態を引き起こし、誤動作の原因となるという
問題点があった。
第５図はこのような高速動作時に誤動作が起る様子を示
した波形図である。図においてＶ。１は第１の反転増幅
器２の出力電圧、Ｖｏ２は第２の反転増幅器５の出力電
圧の各波形を示し、Ｔ１．Ｔ２は入力電圧■ 、■ の
大小関係がＶ くｖ２の場合の各動作サイクルの期間、
Ｔ、Ｔ４はＶ１〉■２の場合の各動作サイクルの期間を
示し、Ｔ ａ、Ｔ ａ、Ｔ ａ、Ｔ４ａは各動作
サイクルの前半の期間、Ｔｌｂ、Ｔ２ｂ、Ｔ３ｂ、Ｔ４
ｂは各動作サイクルの後半の期間を示す。
した波形図である。図においてＶ。１は第１の反転増幅
器２の出力電圧、Ｖｏ２は第２の反転増幅器５の出力電
圧の各波形を示し、Ｔ１．Ｔ２は入力電圧■ 、■ の
大小関係がＶ くｖ２の場合の各動作サイクルの期間、
Ｔ、Ｔ４はＶ１〉■２の場合の各動作サイクルの期間を
示し、Ｔ ａ、Ｔ ａ、Ｔ ａ、Ｔ４ａは各動作
サイクルの前半の期間、Ｔｌｂ、Ｔ２ｂ、Ｔ３ｂ、Ｔ４
ｂは各動作サイクルの後半の期間を示す。
例えばｖｌ〈ｖ２の場合の動作サイクルＴ１およびＴ２
では、第１の反転増幅器２の出力電圧■ｏ１は動作サイ
クル前半Ｔ１ａおよびＴ２ａでシャント電圧■ に収束
し、動作サイクル後半Ｔ１ｂおよびＴｂでＶ８より低電
位側に振れる（理想的にＧ；ｔＶ −Ａ （Ｖ２−Ｖ
ｌ） に到達スル）。
では、第１の反転増幅器２の出力電圧■ｏ１は動作サイ
クル前半Ｔ１ａおよびＴ２ａでシャント電圧■ に収束
し、動作サイクル後半Ｔ１ｂおよびＴｂでＶ８より低電
位側に振れる（理想的にＧ；ｔＶ −Ａ （Ｖ２−Ｖ
ｌ） に到達スル）。
これに対して、第２の反転増幅器５の出力電圧■ は動
作サイクル前半Ｔ ａおよびＴ２ａで■ に到達しない
まま、動作サイクル後半Ｔ１ｂおよびＴ２ｂに移ること
になる。こういった動作では、上記のように２つの入力
電圧■１とｖ２の大小関係が２つの動作サイクルにわた
って変わらない場合には、誤った出力が生じることはな
い。
作サイクル前半Ｔ ａおよびＴ２ａで■ に到達しない
まま、動作サイクル後半Ｔ１ｂおよびＴ２ｂに移ること
になる。こういった動作では、上記のように２つの入力
電圧■１とｖ２の大小関係が２つの動作サイクルにわた
って変わらない場合には、誤った出力が生じることはな
い。
しかしながら、例えば動作サイクルＴ２とＴ３のように
、２つの入力電圧■ とＶ２の大小関係が連続する２つ
の動作サイクルの間で逆転する場合には、正常な出力が
得られなくなる。すなわち、例えばＶｌ〈■２の場合の
動作サイクルＴ２の後半Ｔ２ｂでｖ８より高い電圧に大
きく振れた第２の反転増幅器５の出力電圧Ｖ。２は、■
１〉ｖ２の関係となるつぎの動作サイクルＴ の前半Ｔ
３ａで■８に向かって収束しようとするが、その前半Ｔ
３ａの終了時点になってもＶｓに到達できない。
、２つの入力電圧■ とＶ２の大小関係が連続する２つ
の動作サイクルの間で逆転する場合には、正常な出力が
得られなくなる。すなわち、例えばＶｌ〈■２の場合の
動作サイクルＴ２の後半Ｔ２ｂでｖ８より高い電圧に大
きく振れた第２の反転増幅器５の出力電圧Ｖ。２は、■
１〉ｖ２の関係となるつぎの動作サイクルＴ の前半Ｔ
３ａで■８に向かって収束しようとするが、その前半Ｔ
３ａの終了時点になってもＶｓに到達できない。
このため、この動作サイクルＴ３の後半Ｔ３ｂが始まる
と、Ｖ ＞Ｖ２の関係に対応して出力電圧■ｏ２はＶ８
より低い電圧に振れようとするが、ｖ８より高い電圧か
ら後半Ｔ３ｂが始まるため、この後半Ｔ３ｂの期間内で
は出力電圧Ｖ。２はＶ８より低い電圧に到達しない事態
が生じ得る。すなわち、この動作サイクルＴ３ではｖｌ
〉Ｖ２であるにもかかわらず、それに対応（）たＶｓよ
り低い出力電圧Ｖ。２にならず、比較結果を誤ることに
なる。
と、Ｖ ＞Ｖ２の関係に対応して出力電圧■ｏ２はＶ８
より低い電圧に振れようとするが、ｖ８より高い電圧か
ら後半Ｔ３ｂが始まるため、この後半Ｔ３ｂの期間内で
は出力電圧Ｖ。２はＶ８より低い電圧に到達しない事態
が生じ得る。すなわち、この動作サイクルＴ３ではｖｌ
〉Ｖ２であるにもかかわらず、それに対応（）たＶｓよ
り低い出力電圧Ｖ。２にならず、比較結果を誤ることに
なる。
この発明は、このような問題点を解決するためになされ
たもので、高速動作時においても常に正常な比較結果を
得ることのできる比較回路を得ることを目的とする。
たもので、高速動作時においても常に正常な比較結果を
得ることのできる比較回路を得ることを目的とする。
この発明に係る比較回路は、比較すべき電圧を一方電極
に受けるキャパシタ、このキャパシタの他方電極に入力
端が接続された第１の反転増幅器、およびこの反転増幅
器の入出力端間を短絡するための第１のスイッチからな
るキャパシタ付き増幅段と、このキャパシタ付き増幅段
に縦続接続された１つ以上の第２の反転増幅器とを備え
、第２の反転増幅器の少なくとも１″７の入出力端間を
、第１のスイッチのオン動作に同期してオン動作する第
２のスイッチで接続したものである。
に受けるキャパシタ、このキャパシタの他方電極に入力
端が接続された第１の反転増幅器、およびこの反転増幅
器の入出力端間を短絡するための第１のスイッチからな
るキャパシタ付き増幅段と、このキャパシタ付き増幅段
に縦続接続された１つ以上の第２の反転増幅器とを備え
、第２の反転増幅器の少なくとも１″７の入出力端間を
、第１のスイッチのオン動作に同期してオン動作する第
２のスイッチで接続したものである。
この発明における第２のスイッチは、第１のスイッチが
オン動作して第１の反転増幅器の入出力電圧を所定電圧
に収束させる際に、同時にオン動作して、第２の反転増
幅器の入出力電圧を所定電圧に収束させる。
オン動作して第１の反転増幅器の入出力電圧を所定電圧
に収束させる際に、同時にオン動作して、第２の反転増
幅器の入出力電圧を所定電圧に収束させる。
第１図はこの発明による比較回路の一実施例を示す回路
図である。図において１〜１０は第３図の従来回路と同
一のものであり、説明は省略する。
図である。図において１〜１０は第３図の従来回路と同
一のものであり、説明は省略する。
この比較回路では、第１の反転増幅器２の入出力端間を
短絡させる第１のシャント用スイッチ３のオン動作に同
期してオン動作する第２のシャント用スイッチ１１を、
第２の反転増幅器５の入出力端間に接続している。伯の
構成は第３図の従来回路と同様である。
短絡させる第１のシャント用スイッチ３のオン動作に同
期してオン動作する第２のシャント用スイッチ１１を、
第２の反転増幅器５の入出力端間に接続している。伯の
構成は第３図の従来回路と同様である。
次に上記実施例の動作を第２図を参照しながら説明する
。第２図はその動作の波形図を示したちのであり、図に
おいてＶ。１．Ｖｏ２．■１〜Ｔ４゜Ｔｌａ−Ｔ４ａ、
Ｔｌｂ−Ｔ４ｂは従来回路（７）波形図を示した第５図
の場合と同様のものを意味する。
。第２図はその動作の波形図を示したちのであり、図に
おいてＶ。１．Ｖｏ２．■１〜Ｔ４゜Ｔｌａ−Ｔ４ａ、
Ｔｌｂ−Ｔ４ｂは従来回路（７）波形図を示した第５図
の場合と同様のものを意味する。
この比較回路では、動作サイクルの前半において入力ス
イッチ８．第１のシャント用スイッチ３゜第２のシャン
ト用スイッチ１１がオン、入力スイッチ９がオフとなる
。そして次の動作サイクル後半では、入力スイッチ９が
オン、入力スイッチ８゜第１のシｉシント用スイッチ３
．第２のシャント用スイッチ１１がオフとなる。
イッチ８．第１のシャント用スイッチ３゜第２のシャン
ト用スイッチ１１がオン、入力スイッチ９がオフとなる
。そして次の動作サイクル後半では、入力スイッチ９が
オン、入力スイッチ８゜第１のシｉシント用スイッチ３
．第２のシャント用スイッチ１１がオフとなる。
従来回路の場合と同様に動作サイクルＴ１−王 の前半
Ｔ１ａ−７４ａでは、第１の反転増幅器２の出力電圧■
。１はシャント電圧Ｖ８に収束する。また動作サイクル
Ｔ１〜Ｔ４の後半Ｔ１ｂ〜Ｔ４ｂについては、第２の反
転増幅器２の出力電圧ｖ は、入力条件が■１〈■２の
場合（Ｔｌｂ。
Ｔ１ａ−７４ａでは、第１の反転増幅器２の出力電圧■
。１はシャント電圧Ｖ８に収束する。また動作サイクル
Ｔ１〜Ｔ４の後半Ｔ１ｂ〜Ｔ４ｂについては、第２の反
転増幅器２の出力電圧ｖ は、入力条件が■１〈■２の
場合（Ｔｌｂ。
Ｔ２ｂ）は■８より低い電位に、入力条件が■１〉■２
の場合（Ｔ３ｂ、Ｔ４ｂ）はＶ８より高い電位にそれぞ
れ撮れる。
の場合（Ｔ３ｂ、Ｔ４ｂ）はＶ８より高い電位にそれぞ
れ撮れる。
一方、第２の反転増幅器５の出力電圧Ｖ。２については
、動作サイクルＴ −Ｔ の前半Ｔ１ａ〜Ｔ４ａに
おいて、第２のシャント用スイッチ１１により反転増幅
器５の入出力端間が短絡されることから、第１の反転増
幅器２の出力電圧Ｖ。１がＶ８に収束するのを持たずに
、第２の反転増幅器５において独自にｖ８に収束し始め
る。このため、第２の反転増幅器５の出力電圧■。２は
第１の反転増幅器２の出力電圧ｖ０１とほぼ同時に■８
への収束を完了する。したがって、動作サイクルＴ２（
入力条件が■ 〈ｖ２）に対する動作サイクルＴ （入
力条件がｖ ＞ｖ２）のように、２つの人力電圧Ｖ と
ｖ２の大小関係が前動作サイクルと逆転する動作サイク
ルにおいても、動作サイクル前半Ｔ３ａにおいて第２の
反転増幅器５の出力電圧Ｖ は確実にＶ８に収束し、動
作サイクル後半Ｔ ｂにおいて正常な（すなわちｖ８よ
りも低い）出力電圧Ｖ。２が得られることになる。
、動作サイクルＴ −Ｔ の前半Ｔ１ａ〜Ｔ４ａに
おいて、第２のシャント用スイッチ１１により反転増幅
器５の入出力端間が短絡されることから、第１の反転増
幅器２の出力電圧Ｖ。１がＶ８に収束するのを持たずに
、第２の反転増幅器５において独自にｖ８に収束し始め
る。このため、第２の反転増幅器５の出力電圧■。２は
第１の反転増幅器２の出力電圧ｖ０１とほぼ同時に■８
への収束を完了する。したがって、動作サイクルＴ２（
入力条件が■ 〈ｖ２）に対する動作サイクルＴ （入
力条件がｖ ＞ｖ２）のように、２つの人力電圧Ｖ と
ｖ２の大小関係が前動作サイクルと逆転する動作サイク
ルにおいても、動作サイクル前半Ｔ３ａにおいて第２の
反転増幅器５の出力電圧Ｖ は確実にＶ８に収束し、動
作サイクル後半Ｔ ｂにおいて正常な（すなわちｖ８よ
りも低い）出力電圧Ｖ。２が得られることになる。
なお、上記実施例ではキャパシタ付き増幅段４に縦続接
続される第２の反転増幅器５が１段の場合について述べ
たが、第２の反転増幅器５は複数段にわたって接続して
もよく、第２のシャント用スイッチ１１もその第２の反
転増幅器５のいずれかに接続しても、あるいは全てに接
続してもよい。
続される第２の反転増幅器５が１段の場合について述べ
たが、第２の反転増幅器５は複数段にわたって接続して
もよく、第２のシャント用スイッチ１１もその第２の反
転増幅器５のいずれかに接続しても、あるいは全てに接
続してもよい。
以上説明したように、この発明によれば、キャパシタ付
き増幅段の第１の反転増幅器に縦続接続される第２の反
転増幅器の入出力端間を、第１の反転増幅器の入出力端
間に接続される第１のスイッチのオン動作に同１１１１
してオン動作する第２のスイッチで接続したので、第
１の反転増幅器の入出力電圧が所定電圧に収束する際に
、第２の反転増幅器の入出力電圧も確実に所定電圧に収
束し、誤動作を起すことなく高速動作を行うことができ
るという効果がある。
き増幅段の第１の反転増幅器に縦続接続される第２の反
転増幅器の入出力端間を、第１の反転増幅器の入出力端
間に接続される第１のスイッチのオン動作に同１１１１
してオン動作する第２のスイッチで接続したので、第
１の反転増幅器の入出力電圧が所定電圧に収束する際に
、第２の反転増幅器の入出力電圧も確実に所定電圧に収
束し、誤動作を起すことなく高速動作を行うことができ
るという効果がある。
第１図はこの発明による比較回路の一実施例を示す回路
図、第２図はその動作を示す波形図、第３図は従来の比
較回路を示す回路図、第４図はそのキャパシタ付き増幅
段の動作説明図、第５図はその比較回路の動作を示す波
形図である。 図において、１は１ヤバシタ、２は第１の反転増幅器、
３は第１のシャント用スイッチ、４はキャパシタ付き増
幅段、５は第２の反転増幅器、１１は第２のシャント用
スイッチである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 １ ： 〜ヤへ０シタ ２： 第１’）反転禮す晶唇 ３； 第１のンヤント用スイ、子 ４ ； へヤｌぐシグイす一！ｙ曽幅り更５； 才２つ
反転Ｊ着幅男 １１：Ｔ２つシャント用スイッテ タ 〈−＠々 −峨 第３図 第４図 入力を反（Ｖｉ’） 艷 く− −ｇ き −颯
図、第２図はその動作を示す波形図、第３図は従来の比
較回路を示す回路図、第４図はそのキャパシタ付き増幅
段の動作説明図、第５図はその比較回路の動作を示す波
形図である。 図において、１は１ヤバシタ、２は第１の反転増幅器、
３は第１のシャント用スイッチ、４はキャパシタ付き増
幅段、５は第２の反転増幅器、１１は第２のシャント用
スイッチである。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 １ ： 〜ヤへ０シタ ２： 第１’）反転禮す晶唇 ３； 第１のンヤント用スイ、子 ４ ； へヤｌぐシグイす一！ｙ曽幅り更５； 才２つ
反転Ｊ着幅男 １１：Ｔ２つシャント用スイッテ タ 〈−＠々 −峨 第３図 第４図 入力を反（Ｖｉ’） 艷 く− −ｇ き −颯
Claims (1)
- （１）比較すべき電圧を一方電極に受けるキャパシタ、
このキャパシタの他方電極に入力端が接続された第１の
反転増幅器、およびこの反転増幅器の入出力端間を短絡
するための第１のスイッチからなるキャパシタ付き増幅
段と、このキャパシタ付き増幅段に縦続接続された１つ
以上の第２の反転増幅器とを備えた比較器において、前
記第２の反転増幅器の少なくとも１つの入出力端間を、
前記第１のスイッチのオン動作に同期してオン動作する
第２のスイッチで接続したことを特徴とする比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264159A JPH01106517A (ja) | 1987-10-19 | 1987-10-19 | 比較回路 |
| US07/260,126 US5010338A (en) | 1987-10-19 | 1988-10-18 | Comparator circuit and analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62264159A JPH01106517A (ja) | 1987-10-19 | 1987-10-19 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106517A true JPH01106517A (ja) | 1989-04-24 |
Family
ID=17399282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264159A Pending JPH01106517A (ja) | 1987-10-19 | 1987-10-19 | 比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5010338A (ja) |
| JP (1) | JPH01106517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936434A (en) * | 1997-03-12 | 1999-08-10 | Mitsubishi Kabushiki Kaisha | Voltage comparator and A/D converter |
| WO2005104298A1 (ja) * | 2004-04-27 | 2005-11-03 | Sony Corporation | アンテナモジュール用磁芯部材、アンテナモジュールおよびこれを備えた携帯情報端末 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656174B1 (fr) * | 1989-12-15 | 1995-03-17 | Bull Sa | Procede et dispositif de compensation de la derive en courant dans un circuit integre mos, et circuit integre en resultant. |
| JPH03198416A (ja) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | 電圧比較器 |
| US5272481A (en) * | 1991-07-02 | 1993-12-21 | David Sarnoff Research Center, Inc. | Successive approximation analog to digital converter employing plural feedback digital to analog converters |
| JP3226567B2 (ja) * | 1991-07-29 | 2001-11-05 | 日本電気株式会社 | 液晶表示装置の駆動回路 |
| US5397936A (en) * | 1993-05-03 | 1995-03-14 | Industrial Technology Research Institute | Input voltage-induced spurious current canceler for autozero type comparator in analog-to-digital converters |
| US5471208A (en) * | 1994-05-20 | 1995-11-28 | David Sarnoff Research Center, Inc. | Reference ladder auto-calibration circuit for an analog to digital converter |
| US5835045A (en) * | 1994-10-28 | 1998-11-10 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device. |
| JPH08204563A (ja) * | 1995-01-30 | 1996-08-09 | Canon Inc | 演算処理装置 |
| US5973517A (en) * | 1998-05-28 | 1999-10-26 | Industrial Technology Research Institute | Speed-enhancing comparator with cascaded inventors |
| US6661365B1 (en) * | 2001-04-30 | 2003-12-09 | Engim, Incorporated | Circuit architectures and methods for A/D conversion |
| GB2378066B (en) * | 2001-07-23 | 2005-10-26 | Seiko Epson Corp | Comparator circuit and method |
| US6611222B1 (en) | 2002-06-03 | 2003-08-26 | Charles Douglas Murphy | Low-complexity high-speed analog-to-digital converters |
| US9160293B2 (en) | 2013-09-07 | 2015-10-13 | Robert C. Schober | Analog amplifiers and comparators |
| US11374559B2 (en) * | 2020-05-18 | 2022-06-28 | Nxp Usa, Inc. | Low power comparator |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3130391A1 (de) * | 1981-07-31 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierbare komparatorschaltung |
| US4507649A (en) * | 1982-05-24 | 1985-03-26 | Rca Corporation | Flash A/D converter having reduced input loading |
| EP0101571B1 (en) * | 1982-07-30 | 1987-01-28 | Kabushiki Kaisha Toshiba | Differential voltage amplifier |
| US4612531A (en) * | 1985-02-12 | 1986-09-16 | Rca Corporation | Intermeshed resistor network for analog to digital conversion |
| JPS6248117A (ja) * | 1985-08-27 | 1987-03-02 | Mitsubishi Electric Corp | チヨツパ型比較器 |
| US4691189A (en) * | 1986-05-23 | 1987-09-01 | Rca Corporation | Comparator with cascaded latches |
-
1987
- 1987-10-19 JP JP62264159A patent/JPH01106517A/ja active Pending
-
1988
- 1988-10-18 US US07/260,126 patent/US5010338A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936434A (en) * | 1997-03-12 | 1999-08-10 | Mitsubishi Kabushiki Kaisha | Voltage comparator and A/D converter |
| WO2005104298A1 (ja) * | 2004-04-27 | 2005-11-03 | Sony Corporation | アンテナモジュール用磁芯部材、アンテナモジュールおよびこれを備えた携帯情報端末 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5010338A (en) | 1991-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01106517A (ja) | 比較回路 | |
| JPS62132434A (ja) | ゲ−ト回路 | |
| JPH05196659A (ja) | チョッパ型比較器 | |
| JPH037910B2 (ja) | ||
| JP2001111419A (ja) | チャージポンプ回路 | |
| JPH0362050B2 (ja) | ||
| JPS6149850B2 (ja) | ||
| JPH04117009A (ja) | 差動型入力回路 | |
| JPH0514466B2 (ja) | ||
| JPS62122315A (ja) | スイツチトキヤパシタ回路 | |
| JPH03162010A (ja) | 静電誘導形トランジスタのゲート駆動回路 | |
| JPS6336610A (ja) | チヨツパ型コンパレ−タ | |
| JPH039391Y2 (ja) | ||
| JPS58122698A (ja) | サンプルホ−ルド回路 | |
| JPH01321716A (ja) | 能動フイルタ | |
| JPS5919471Y2 (ja) | デュ−ティサイクル可変型非安定マルチバイブレ−タ | |
| JPH03185915A (ja) | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 | |
| JP2592538Y2 (ja) | パルス電圧反転回路 | |
| SU868996A2 (ru) | Генератор пилообразного тока | |
| TW201143275A (en) | PWM modulator for a class-D amplifier and class-D amplifier adaptive to analog and digital input by using the same | |
| JPH0423963B2 (ja) | ||
| JPH0526827Y2 (ja) | ||
| JPS61242154A (ja) | 電話交換機の平衡型課金パルス送出回路 | |
| JPS6012332Y2 (ja) | アイソレ−シヨン・アンプ | |
| JPH05240887A (ja) | チョッパ型コンパレータ |