JPS6117076B2 - - Google Patents
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- JPS6117076B2 JPS6117076B2 JP54020355A JP2035579A JPS6117076B2 JP S6117076 B2 JPS6117076 B2 JP S6117076B2 JP 54020355 A JP54020355 A JP 54020355A JP 2035579 A JP2035579 A JP 2035579A JP S6117076 B2 JPS6117076 B2 JP S6117076B2
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- 238000000034 method Methods 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置特にエミツタ検出型のメモ
リセルの読出し方法に関する。
リセルの読出し方法に関する。
エミツタ検出形のメモリセルはECL係周辺回
路と容易に結合し、高速読出しが可能などの特徴
を有するので最近よく使用されている。ところで
メモリセルの消費電力は記憶装置が大規模化すれ
ばする程僅小であることが望まれ、また読出し速
度は大であることが望まれるが、後述の理由でメ
モリセルの消費電力と読出し速度は相反する関係
にある。本発明はこの問題を解決して低消費電力
かつ高速読出しが可能なメモリセルを提供しよう
とするものであり、その特徴とする所はエミツタ
検出型のメモリセルを持つ記憶装置の読出し方法
において、センスアンプとビツト線とを結ぶトラ
ンジスタに与える読出し基準レベルを、ワード線
電位が非選択時レベルから選択時レベルへ上昇す
る際一時的に低下させる点にある。以下図面を参
照しながらこれを詳細に説明する。
路と容易に結合し、高速読出しが可能などの特徴
を有するので最近よく使用されている。ところで
メモリセルの消費電力は記憶装置が大規模化すれ
ばする程僅小であることが望まれ、また読出し速
度は大であることが望まれるが、後述の理由でメ
モリセルの消費電力と読出し速度は相反する関係
にある。本発明はこの問題を解決して低消費電力
かつ高速読出しが可能なメモリセルを提供しよう
とするものであり、その特徴とする所はエミツタ
検出型のメモリセルを持つ記憶装置の読出し方法
において、センスアンプとビツト線とを結ぶトラ
ンジスタに与える読出し基準レベルを、ワード線
電位が非選択時レベルから選択時レベルへ上昇す
る際一時的に低下させる点にある。以下図面を参
照しながらこれを詳細に説明する。
第１図はエミツタ検出型のメモリセルの一例を
示し、T1とT2、T3とT4はマルチエミツタ型のト
ランジスタの各トランジスタ要素、R1，R2は負
荷抵抗、D1，D2は負荷抵抗R1，R2に並設された
シヨツトキダイオードである。このメモリセル
MCは多数のワード線およびビツト線の各交点に
接続されるが、その一例を第７図に示す。この図
でW1，W2……はワード線、H1，H2……はホール
ド線、B1，１は多数対あるビツト線のうちの
１対であり、メモリセルMCの負荷抵抗R1，R2は
ワード線W1に、トランジスタT1，T3のエミツタ
はビツト線B1，１に、トランジスタT2，T4の
エミツタはホールド線H1に接続される。１０と
１２，１４と１６……はワード線ドライバで、選
択されたとき当該ワード線W1，W2……をＨレベ
ルにし、非選択のときはＬレベルにする。２０，
２２はビツト線B1，１を選択するビツト線ド
ライバで、各ビツト線対に対してそれぞれ設けら
れ（既知のことであるので以後この種の注釈は昇
略する）、そして共通の定電流源３０，３２と共
にカレントスイツチを構成する。従つてトランジ
スタ２０，２２のベースがＨレベルのビツト線選
択信号を受けると定電流源３０，３２の電流ＩB
はトランジスタ２０，２２を通つて流れ、他のビ
ツト線に挿入されたトランジスタはオフとなる。
４０，４２はビツト線B1，１をセンスアンプ
SAに接続するトランジスタであり、ベースには
書込み増幅器（図示しない）から出力される電圧
ＶD，Dを加えられる。
示し、T1とT2、T3とT4はマルチエミツタ型のト
ランジスタの各トランジスタ要素、R1，R2は負
荷抵抗、D1，D2は負荷抵抗R1，R2に並設された
シヨツトキダイオードである。このメモリセル
MCは多数のワード線およびビツト線の各交点に
接続されるが、その一例を第７図に示す。この図
でW1，W2……はワード線、H1，H2……はホール
ド線、B1，１は多数対あるビツト線のうちの
１対であり、メモリセルMCの負荷抵抗R1，R2は
ワード線W1に、トランジスタT1，T3のエミツタ
はビツト線B1，１に、トランジスタT2，T4の
エミツタはホールド線H1に接続される。１０と
１２，１４と１６……はワード線ドライバで、選
択されたとき当該ワード線W1，W2……をＨレベ
ルにし、非選択のときはＬレベルにする。２０，
２２はビツト線B1，１を選択するビツト線ド
ライバで、各ビツト線対に対してそれぞれ設けら
れ（既知のことであるので以後この種の注釈は昇
略する）、そして共通の定電流源３０，３２と共
にカレントスイツチを構成する。従つてトランジ
スタ２０，２２のベースがＨレベルのビツト線選
択信号を受けると定電流源３０，３２の電流ＩB
はトランジスタ２０，２２を通つて流れ、他のビ
ツト線に挿入されたトランジスタはオフとなる。
４０，４２はビツト線B1，１をセンスアンプ
SAに接続するトランジスタであり、ベースには
書込み増幅器（図示しない）から出力される電圧
ＶD，Dを加えられる。
読取り、書込み各動作の概要を説明するに、今
メモリセルMCのトランジスタT2がオン、T4がオ
フであるとすると、ワード線ドライバ１０，１２
によりワード線電位を上げ、ビツト線B1，１
を選択（２０，２２をオンにする）し、トランジ
スタ４０，４２のベースには同じ値の電圧ＶD，
Dを印加する。選択されたワード線の電位ＶW
Ｓ、トランジスタT1，T2のコレクタ電圧ＶBS，
ＶCSおよび電圧ＶD＝DにはＶWS＞ＶBS＞ＶD＝
D＞ＶCSの関係があるので、トランジスタT1と
カレントスイツチを組むトランジスタ４０、およ
びトランジスタT3とカレントスイツチを組むト
ランジスタ４２ではT1オン、４０オフ、４２オ
ン、T3オフとなり、電流源３０，３２の電流ＩB
はT1および４２を通つて流れ、T3，４０には流
れない。センスアンプSAから見るとこれは一対
の入出力線にＩBなる電流差を生じており、この
電流差からメモリセルMCの記憶内容（即ちT2オ
ン、これを“１”とすればその“１”を検知する
ことができる。）書込みは電圧ＶDとDとを異な
らせて行なう。即ちメモリセルMCに書込む（こ
のセルは本例では“１”が書込まれているからこ
れを“０”、つまりT3，T4をオンにする）には電
圧関係ＶD＞ＶWS＞ＶCS＞Dにする。このように
するとカレントスイツチT3と４２ではT3オン、
４２オフとなり、カレントスイツチT1と４０で
はT1オフ、４０オンとなり、メモリセルは情報
“０”を記憶する。
メモリセルMCのトランジスタT2がオン、T4がオ
フであるとすると、ワード線ドライバ１０，１２
によりワード線電位を上げ、ビツト線B1，１
を選択（２０，２２をオンにする）し、トランジ
スタ４０，４２のベースには同じ値の電圧ＶD，
Dを印加する。選択されたワード線の電位ＶW
Ｓ、トランジスタT1，T2のコレクタ電圧ＶBS，
ＶCSおよび電圧ＶD＝DにはＶWS＞ＶBS＞ＶD＝
D＞ＶCSの関係があるので、トランジスタT1と
カレントスイツチを組むトランジスタ４０、およ
びトランジスタT3とカレントスイツチを組むト
ランジスタ４２ではT1オン、４０オフ、４２オ
ン、T3オフとなり、電流源３０，３２の電流ＩB
はT1および４２を通つて流れ、T3，４０には流
れない。センスアンプSAから見るとこれは一対
の入出力線にＩBなる電流差を生じており、この
電流差からメモリセルMCの記憶内容（即ちT2オ
ン、これを“１”とすればその“１”を検知する
ことができる。）書込みは電圧ＶDとDとを異な
らせて行なう。即ちメモリセルMCに書込む（こ
のセルは本例では“１”が書込まれているからこ
れを“０”、つまりT3，T4をオンにする）には電
圧関係ＶD＞ＶWS＞ＶCS＞Dにする。このように
するとカレントスイツチT3と４２ではT3オン、
４２オフとなり、カレントスイツチT1と４０で
はT1オフ、４０オンとなり、メモリセルは情報
“０”を記憶する。
ところで、かゝるメモリセルでは上述のように
読出しにしろ書込みにしろトランジスタT1，T3
をワード線Ｗから駆動するが、この際負荷抵抗Ｒ
のチヤージアツプに時間がかかる。即ち今読出し
に当つてワード線Ｗの電位を上げ、トランジスタ
T1から前述の電流ＩBを供給することを考えると
その際の関連回路は第２図の如くなり、負荷抵抗
ＲにはトランジスタT1〜T4のコレクタ・ベース
間容量およびトランジスタT3，T4のコレクタ・
基板間容量からなる容量Ｃが直列に接続され、ト
ランジスタT1のベース電位ＶBSを上げるには抵
抗Ｒを通してこの容量Ｃを充電しなければならな
い。そこで第３図に示すようにワード線電位は非
選択のＶWNから被選択のＶWSへ速やかに上昇する
のに、ベース電位ＶBSは図示の如く緩やかに上昇
せず、この傾向は当然負荷抵抗Ｒが大になる程強
くなる。トランジスタT1のオンへの切換は基準
電圧ＶR（前述のＶDがこれに対応する）を境にし
て行なわれるから電位ＶWSの上昇が緩やかになる
程読出し速度は小になる。第４図はこの間の関係
を横軸に負荷抵抗ＲL、縦軸に応答時間ｔをとつ
て示す。一方、メモリセルの消費電力を小にする
には負荷抵抗Ｒを大にする必要があり、従つて低
消費電力化と読出し高速化とは矛盾した関係にあ
る。
読出しにしろ書込みにしろトランジスタT1，T3
をワード線Ｗから駆動するが、この際負荷抵抗Ｒ
のチヤージアツプに時間がかかる。即ち今読出し
に当つてワード線Ｗの電位を上げ、トランジスタ
T1から前述の電流ＩBを供給することを考えると
その際の関連回路は第２図の如くなり、負荷抵抗
ＲにはトランジスタT1〜T4のコレクタ・ベース
間容量およびトランジスタT3，T4のコレクタ・
基板間容量からなる容量Ｃが直列に接続され、ト
ランジスタT1のベース電位ＶBSを上げるには抵
抗Ｒを通してこの容量Ｃを充電しなければならな
い。そこで第３図に示すようにワード線電位は非
選択のＶWNから被選択のＶWSへ速やかに上昇する
のに、ベース電位ＶBSは図示の如く緩やかに上昇
せず、この傾向は当然負荷抵抗Ｒが大になる程強
くなる。トランジスタT1のオンへの切換は基準
電圧ＶR（前述のＶDがこれに対応する）を境にし
て行なわれるから電位ＶWSの上昇が緩やかになる
程読出し速度は小になる。第４図はこの間の関係
を横軸に負荷抵抗ＲL、縦軸に応答時間ｔをとつ
て示す。一方、メモリセルの消費電力を小にする
には負荷抵抗Ｒを大にする必要があり、従つて低
消費電力化と読出し高速化とは矛盾した関係にあ
る。
本発明はかゝる問題に対処しようとするもので
ある。第３図から読出し時間は基準電圧ＶRを下
げれば短かくなることが分る。しかし、第５図に
示すようにワード線Ｗが選択されてそのレベルが
ＶWSに高まると電位ＶBS，ＶCSもこれに伴なつて
（第２図で説明した容量Ｃを充電するのでその変
化は緩やかであるが）上昇し、変更した基準電圧
ＶRAがＶRA＜ＶCSになるようなことがあるとトラ
ンジスタT3がオン側にドライブされ、場合によ
つては破壊読出しになつてしまうので好ましくな
い。そこで基準電圧を下げかつ余裕をもつてＶCS
以上にするには第５図に点線で示したように基準
電圧ＶRAを変えるとよい。
ある。第３図から読出し時間は基準電圧ＶRを下
げれば短かくなることが分る。しかし、第５図に
示すようにワード線Ｗが選択されてそのレベルが
ＶWSに高まると電位ＶBS，ＶCSもこれに伴なつて
（第２図で説明した容量Ｃを充電するのでその変
化は緩やかであるが）上昇し、変更した基準電圧
ＶRAがＶRA＜ＶCSになるようなことがあるとトラ
ンジスタT3がオン側にドライブされ、場合によ
つては破壊読出しになつてしまうので好ましくな
い。そこで基準電圧を下げかつ余裕をもつてＶCS
以上にするには第５図に点線で示したように基準
電圧ＶRAを変えるとよい。
かゝる変化をする基準電圧ＶRAは過渡現象詳し
くはワード線電位の変化を利用すると、発生する
ことが可能である。第５図を見ると基準電圧ＶRA
は要は読出し時、具体的にはＶWSの変化時にのみ
下り、それ以外は上つておればよいことが分る。
そして周知のようにメモリでは多数あるワード線
のうちの１つが選択されて残りは非選択であり、
そして１つのワード線が選択されるとき今まで選
択されていたワード線は非選択になる。第６図は
この間の状況を説明する図でＷSは非選択から選
択になつたワード線の電位を示し、ＷNは選択か
ら非選択になつたワード線の電位を示す。この２
本のワード線を除く他のすべてのワード線はこの
切換時点t0の前後を通じて非選択レベルにある。
この第６図の曲線ＷS，ＷNの包絡線Weを見る
と、これは切換点t0のみで低減し、それを外れる
とＨレベルになつている。この包絡線Weをレベ
ルシフトしてWe′の如くすると、これは基準電圧
ＶRAに好ましい波形を示している。本発明はかゝ
る基準電圧We′を用いるものである。第８図にそ
の実施例を示す。
くはワード線電位の変化を利用すると、発生する
ことが可能である。第５図を見ると基準電圧ＶRA
は要は読出し時、具体的にはＶWSの変化時にのみ
下り、それ以外は上つておればよいことが分る。
そして周知のようにメモリでは多数あるワード線
のうちの１つが選択されて残りは非選択であり、
そして１つのワード線が選択されるとき今まで選
択されていたワード線は非選択になる。第６図は
この間の状況を説明する図でＷSは非選択から選
択になつたワード線の電位を示し、ＷNは選択か
ら非選択になつたワード線の電位を示す。この２
本のワード線を除く他のすべてのワード線はこの
切換時点t0の前後を通じて非選択レベルにある。
この第６図の曲線ＷS，ＷNの包絡線Weを見る
と、これは切換点t0のみで低減し、それを外れる
とＨレベルになつている。この包絡線Weをレベ
ルシフトしてWe′の如くすると、これは基準電圧
ＶRAに好ましい波形を示している。本発明はかゝ
る基準電圧We′を用いるものである。第８図にそ
の実施例を示す。
第８図でMCは前述のメモリセル、W1……Ｗi
……はワード線、H1……Hi……はホールド線、
WD0……WDi……はワード線ドライバである。こ
の例では第９図に示すように最初Ｘアドレス信号
XiがＨレベルでワード線Ｗiが選択されており、
時点t0で今度はＸアドレス信号X0がＨレベルにな
つてワード線W1が選択されたとしている。WA
は書込み増幅器であつて前述の電圧ＶD，Dを出
力する。この書込み増幅器はトランジスタ５０，
５２……６４、定電流源６６，６８……７４等か
らなり、トランジスタ５０と５２，５４は定電流
源６６と共にカレントスイツチを組み、トランジ
スタ６０と６２，６０と６４は定電流源６８，７
０と共にカレンントスイツチを組む。読出し時は
書込み信号WEは第９図に示す如くＨレベルにあ
り、従つてトランジスタ５４，６０がオン、５
０，５６，５８，６２，６４はオフである。従つ
て電位ＶD，Dは共に線CLの電位から抵抗７
６，７８による電圧降下を差引いたものとなり、
定電流源７２，７４の電流値および抵抗７６，７
８が等しい値ならＶD＝Dとなる。線CLはワー
ドドライバWD0……WDi……を構成するマルチエ
ミツタトランジスタの１つのエミツタに接続され
ている（これでエミツタワイヤドオア回路が構成
される）ので信号X0……Xi……の各瞬時値の最
大値に等しく、結局第６図の曲線Weの如き電圧
となるから、これを抵抗７６，７８でレベルシフ
トした電圧ＶD，Dは所望の基準値We′となる。
……はワード線、H1……Hi……はホールド線、
WD0……WDi……はワード線ドライバである。こ
の例では第９図に示すように最初Ｘアドレス信号
XiがＨレベルでワード線Ｗiが選択されており、
時点t0で今度はＸアドレス信号X0がＨレベルにな
つてワード線W1が選択されたとしている。WA
は書込み増幅器であつて前述の電圧ＶD，Dを出
力する。この書込み増幅器はトランジスタ５０，
５２……６４、定電流源６６，６８……７４等か
らなり、トランジスタ５０と５２，５４は定電流
源６６と共にカレントスイツチを組み、トランジ
スタ６０と６２，６０と６４は定電流源６８，７
０と共にカレンントスイツチを組む。読出し時は
書込み信号WEは第９図に示す如くＨレベルにあ
り、従つてトランジスタ５４，６０がオン、５
０，５６，５８，６２，６４はオフである。従つ
て電位ＶD，Dは共に線CLの電位から抵抗７
６，７８による電圧降下を差引いたものとなり、
定電流源７２，７４の電流値および抵抗７６，７
８が等しい値ならＶD＝Dとなる。線CLはワー
ドドライバWD0……WDi……を構成するマルチエ
ミツタトランジスタの１つのエミツタに接続され
ている（これでエミツタワイヤドオア回路が構成
される）ので信号X0……Xi……の各瞬時値の最
大値に等しく、結局第６図の曲線Weの如き電圧
となるから、これを抵抗７６，７８でレベルシフ
トした電圧ＶD，Dは所望の基準値We′となる。
すなわち、ワード線選択信号X0……Xi……を
ベースに受けるワードドライバWD0……WDiがエ
ミツタカツプルされていて、抵抗７６，７８が介
してＶD，D線に接続されている。従つて、ワー
ド線Wiが選択されている時は信号XiのみＨレベ
ルであるためワードドライバWDiがオンし、エミ
ツタ共通接続点は信号Xiよりベースエミツタ電
圧ＶBEだけ下つたレベルとなる。このため、信号
X0はＬレベルであることから、ワードドライバ
WD0のベースエミツタ間にはＶBE以上のレベル
差がつかず、WD0はオフとなる。次に信号Xiが
ＨレベルからＬレベルに移行し、代りに信号X0
はＬレベルからＨレベルに移行すると、Xi＞X0
の間はエミツタ共通接続点はXiからＶBE下つた
レベルであるため、信号Xiの低下に伴ないエミ
ツタ共通接続点電位も低下する、つまりＶD，D
も低下する。そしてXi＜X0となると今度はエミ
ツタ共通接続点電位がX0からＶBE下がつたレベ
ルとなる。これに伴ないワードドライバWD0が
オン、WDiがオフとなる。そして信号X0の上昇
に伴ないエミツタ共通接続点の電位も上昇し、Ｖ
D，Dも上昇する。以上が、電圧ＶD，Dがワー
ド線切換り時に一旦下つて上る理由である。
ベースに受けるワードドライバWD0……WDiがエ
ミツタカツプルされていて、抵抗７６，７８が介
してＶD，D線に接続されている。従つて、ワー
ド線Wiが選択されている時は信号XiのみＨレベ
ルであるためワードドライバWDiがオンし、エミ
ツタ共通接続点は信号Xiよりベースエミツタ電
圧ＶBEだけ下つたレベルとなる。このため、信号
X0はＬレベルであることから、ワードドライバ
WD0のベースエミツタ間にはＶBE以上のレベル
差がつかず、WD0はオフとなる。次に信号Xiが
ＨレベルからＬレベルに移行し、代りに信号X0
はＬレベルからＨレベルに移行すると、Xi＞X0
の間はエミツタ共通接続点はXiからＶBE下つた
レベルであるため、信号Xiの低下に伴ないエミ
ツタ共通接続点電位も低下する、つまりＶD，D
も低下する。そしてXi＜X0となると今度はエミ
ツタ共通接続点電位がX0からＶBE下がつたレベ
ルとなる。これに伴ないワードドライバWD0が
オン、WDiがオフとなる。そして信号X0の上昇
に伴ないエミツタ共通接続点の電位も上昇し、Ｖ
D，Dも上昇する。以上が、電圧ＶD，Dがワー
ド線切換り時に一旦下つて上る理由である。
書込み時には第９図に示すよう書込み信号WE
がＬレベルになる。従つてトランジスタ６２，６
４がオン、５４，６０はオフとなる。またトラン
ジスタ５０，５２は書込みデータＤ1Nに応じて一
方がオン、他方がオフとなる。今書込みデータＤ
1Nは“０”であつて基準値ＶrよりＬレベルにあ
るとするとトランジスタ５０がオン、５２がオフ
となる。従つてトランジスタ５６はオフ、５８は
オンとなり、電圧ＶD，Dは第９図に示す如く前
者が上り、後者が下る。書込みデータが“１”の
ときはこの逆となる。
がＬレベルになる。従つてトランジスタ６２，６
４がオン、５４，６０はオフとなる。またトラン
ジスタ５０，５２は書込みデータＤ1Nに応じて一
方がオン、他方がオフとなる。今書込みデータＤ
1Nは“０”であつて基準値ＶrよりＬレベルにあ
るとするとトランジスタ５０がオン、５２がオフ
となる。従つてトランジスタ５６はオフ、５８は
オンとなり、電圧ＶD，Dは第９図に示す如く前
者が上り、後者が下る。書込みデータが“１”の
ときはこの逆となる。
以上説明したように本発明によれば、読出し時
に読出しレベルを下げるので、負荷抵抗R1，R2
を大にして低消費電力化を図つても、読出し時間
を小さくすることができる。勿論、そのようにし
ても誤動作を起すことはない。またそのための回
路構成はワード線電位の最大値をとるという簡単
なものであるから低コストにできるという利点が
ある。
に読出しレベルを下げるので、負荷抵抗R1，R2
を大にして低消費電力化を図つても、読出し時間
を小さくすることができる。勿論、そのようにし
ても誤動作を起すことはない。またそのための回
路構成はワード線電位の最大値をとるという簡単
なものであるから低コストにできるという利点が
ある。
第１図はエミツタ検出型メモリセルの一例を示
す回路図、第２図〜第４図は第１図で生じる問題
点の説明用回路図および波形図、第５図および第
６図は本発明の原理説明図、第７図はエミツタ検
出型メモリセルの要部回路図、第８図は本発明の
実施例を示す回路図、第９図は第８図の動作説明
用グラフである。 図面でMCはメモリセル、SAはセンスアンプ、
B1，１はビツト線、６０，６２はトランジス
タ、ＶD，Dは基準レベルである。
す回路図、第２図〜第４図は第１図で生じる問題
点の説明用回路図および波形図、第５図および第
６図は本発明の原理説明図、第７図はエミツタ検
出型メモリセルの要部回路図、第８図は本発明の
実施例を示す回路図、第９図は第８図の動作説明
用グラフである。 図面でMCはメモリセル、SAはセンスアンプ、
B1，１はビツト線、６０，６２はトランジス
タ、ＶD，Dは基準レベルである。
Claims (1)
- 【特許請求の範囲】 １ エミツタ検出型のメモリセルを持つ記憶装置
の読出し方法において、センスアンプとビツト線
とを結ぶトランジスタに与える読出し基準レベル
を、ワード線電位が非選択時レベルから選択時レ
ベルへ上昇する際一時的に低下させることを特徴
とする記憶装置の読出方法。 ２ 読出し基準レベルを、各ワード線の電位のワ
イヤドアとして得ることを特徴とする特許請求の
範囲第１項記載の記憶装置の読出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035579A JPS55113195A (en) | 1979-02-23 | 1979-02-23 | Reading method of memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035579A JPS55113195A (en) | 1979-02-23 | 1979-02-23 | Reading method of memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55113195A JPS55113195A (en) | 1980-09-01 |
| JPS6117076B2 true JPS6117076B2 (ja) | 1986-05-06 |
Family
ID=12024797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035579A Granted JPS55113195A (en) | 1979-02-23 | 1979-02-23 | Reading method of memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55113195A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575202U (ja) * | 1992-03-13 | 1993-10-15 | 株式会社アジクリエーション | ごみ箱 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4386420A (en) * | 1981-10-19 | 1983-05-31 | Fairchild Camera And Instrument Corp. | Dynamic read reference voltage generator |
| JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1979
- 1979-02-23 JP JP2035579A patent/JPS55113195A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575202U (ja) * | 1992-03-13 | 1993-10-15 | 株式会社アジクリエーション | ごみ箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55113195A (en) | 1980-09-01 |
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