JP2657590B2 - 自己ブースト耐性を有するbicmos論理回路および方法 - Google Patents
自己ブースト耐性を有するbicmos論理回路および方法Info
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- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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Description
【0001】
【産業上の利用分野】この発明は一般的にはBICMO
S回路に関し、かつより特定的にはメモリのような集積
回路において使用するための自己ブースト耐性(sel
f−boosting immunity)を備えたB
ICMOS回路に関する。
S回路に関し、かつより特定的にはメモリのような集積
回路において使用するための自己ブースト耐性(sel
f−boosting immunity)を備えたB
ICMOS回路に関する。
【0002】この発明は、1990年6月29日にスコ
ット・ジー・ノグルによって米国において出願され、か
つ本発明の譲受人に譲渡され、「改良された信頼性を備
えたメモリのためのBICMOSビットライン負荷およ
びその方法」と題する、同時係属の米国特許出願第07
/548,809号に関連するものである。
ット・ジー・ノグルによって米国において出願され、か
つ本発明の譲受人に譲渡され、「改良された信頼性を備
えたメモリのためのBICMOSビットライン負荷およ
びその方法」と題する、同時係属の米国特許出願第07
/548,809号に関連するものである。
【0003】
【従来の技術】バイポーラトランジスタにおいては、シ
リコンのPおよびN領域の間に接合容量が存在する。こ
の接合容量はPN接合の少数電荷蓄積容量から生ずる。
たとえば、NPN型トランジスタはPNベース−エミッ
タ接合にベース−エミッタ容量を有する。少数(Nタイ
プ)キャリアは前記接合近くのP型ベースに蓄積され、
少数(Pタイプ)キャリアは前記接合の近くのN型エミ
ッタに蓄積される。しばしば拡散容量と称される、この
容量は接合近くに少数電荷を蓄積するためのP型ベース
およびN型エミッタの能力を表す。この容量は部分的に
はPN接合のバイアスによって決定され、かつ順方向バ
イアスが増加すると、該容量もまた増大する。
リコンのPおよびN領域の間に接合容量が存在する。こ
の接合容量はPN接合の少数電荷蓄積容量から生ずる。
たとえば、NPN型トランジスタはPNベース−エミッ
タ接合にベース−エミッタ容量を有する。少数(Nタイ
プ)キャリアは前記接合近くのP型ベースに蓄積され、
少数(Pタイプ)キャリアは前記接合の近くのN型エミ
ッタに蓄積される。しばしば拡散容量と称される、この
容量は接合近くに少数電荷を蓄積するためのP型ベース
およびN型エミッタの能力を表す。この容量は部分的に
はPN接合のバイアスによって決定され、かつ順方向バ
イアスが増加すると、該容量もまた増大する。
【0004】いくつかの状況では、ベース−エミッタ容
量は回路性能に影響を与えるのに十分大きくなり得る。
バイポーラトランジスタをエミッタフォロワとして使用
する回路においては、ベース−エミッタ容量はベース電
圧が変化した後にエミッタにおける出力電圧に影響を与
える。エミッタフォロワ構成においては、ベースの電圧
が増大したとき、エミッタの電圧がこれに従い、同じ量
だけ上昇する。エミッタにおける予期される電圧はベー
スにおける電圧から、ベースからエミッタへのダイオー
ド電圧降下(VBE)1つ分をマイナスしたものに等し
い。しかしながらある状況下では、ベースの電圧はベー
ス−エミッタ容量の影響により自己ブーストされること
がある。ベースに印加された電圧が急速に上昇した場
合、かつエミッタに接続された負荷が高度に容量的であ
る場合、大きなベースからエミッタへの電圧が出力され
得る。従って、エミッタの電圧が上昇した場合、ブート
ストラップ効果がベース−エミッタ容量のためベース電
圧を増大させる。もし負荷が十分に容量的であれば、ベ
ースの電圧は印加された電圧を超えて上昇する。その結
果、エミッタの電圧は前記ベースの電圧マスナスVBE
を超えてベース電圧に従う。もしベース−エミッタ容量
を放電する何等の経路もなければ、エミッタの電圧は所
望の電圧レベルより高いままとなる。
量は回路性能に影響を与えるのに十分大きくなり得る。
バイポーラトランジスタをエミッタフォロワとして使用
する回路においては、ベース−エミッタ容量はベース電
圧が変化した後にエミッタにおける出力電圧に影響を与
える。エミッタフォロワ構成においては、ベースの電圧
が増大したとき、エミッタの電圧がこれに従い、同じ量
だけ上昇する。エミッタにおける予期される電圧はベー
スにおける電圧から、ベースからエミッタへのダイオー
ド電圧降下(VBE)1つ分をマイナスしたものに等し
い。しかしながらある状況下では、ベースの電圧はベー
ス−エミッタ容量の影響により自己ブーストされること
がある。ベースに印加された電圧が急速に上昇した場
合、かつエミッタに接続された負荷が高度に容量的であ
る場合、大きなベースからエミッタへの電圧が出力され
得る。従って、エミッタの電圧が上昇した場合、ブート
ストラップ効果がベース−エミッタ容量のためベース電
圧を増大させる。もし負荷が十分に容量的であれば、ベ
ースの電圧は印加された電圧を超えて上昇する。その結
果、エミッタの電圧は前記ベースの電圧マスナスVBE
を超えてベース電圧に従う。もしベース−エミッタ容量
を放電する何等の経路もなければ、エミッタの電圧は所
望の電圧レベルより高いままとなる。
【0005】
【発明が解決しようとする課題】いくつかの回路の応用
については、出力電圧が所望の値を超えて自己ブースト
する可能性はその回路の動作に有害である。たとえば、
集積回路メモリにおいては、論理ハイの電圧にドライブ
する場合に書き込みラインドライバによって与えられる
電圧はある最大量に制限されなければならない。出力電
圧が自己ブーストすることを許容することはメモリの信
頼性を低下させるであろう。
については、出力電圧が所望の値を超えて自己ブースト
する可能性はその回路の動作に有害である。たとえば、
集積回路メモリにおいては、論理ハイの電圧にドライブ
する場合に書き込みラインドライバによって与えられる
電圧はある最大量に制限されなければならない。出力電
圧が自己ブーストすることを許容することはメモリの信
頼性を低下させるであろう。
【0006】
【課題を解決するための手段および作用】従って、1つ
の形態で、抵抗、第1および第2のトランジスタ、スイ
ッチング手段、および放電手段を具備する論理回路が提
供される。前記抵抗は第1の基準電圧端子に結合された
第1の端子および第2の端子を有する。前記第1のトラ
ンジスタは第1の電源電圧端子に結合されたコレクタ、
第2の基準電圧端子に結合されたベース、および前記抵
抗の第2の端子に結合されたエミッタを有する。前記第
2のトランジスタは第1の電源電圧端子に結合されたコ
レクタ、ベース、および出力信号を提供するためのエミ
ッタを有する。前記スイッチング手段は前記抵抗の第2
の端子を少なくとも1つの入力信号に対する論理操作の
真の結果に応答して前記第2のトランジスタのベースに
結合するためのものである。前記放電手段は前記第2の
トランジスタのエミッタに結合され、かつ前記出力信号
を少なくとも1つの入力信号に対する論理操作の偽の結
果に応じて第2の電源電圧端子に結合するためのもので
ある。
の形態で、抵抗、第1および第2のトランジスタ、スイ
ッチング手段、および放電手段を具備する論理回路が提
供される。前記抵抗は第1の基準電圧端子に結合された
第1の端子および第2の端子を有する。前記第1のトラ
ンジスタは第1の電源電圧端子に結合されたコレクタ、
第2の基準電圧端子に結合されたベース、および前記抵
抗の第2の端子に結合されたエミッタを有する。前記第
2のトランジスタは第1の電源電圧端子に結合されたコ
レクタ、ベース、および出力信号を提供するためのエミ
ッタを有する。前記スイッチング手段は前記抵抗の第2
の端子を少なくとも1つの入力信号に対する論理操作の
真の結果に応答して前記第2のトランジスタのベースに
結合するためのものである。前記放電手段は前記第2の
トランジスタのエミッタに結合され、かつ前記出力信号
を少なくとも1つの入力信号に対する論理操作の偽の結
果に応じて第2の電源電圧端子に結合するためのもので
ある。
【0007】これらおよび他の目的、特徴および利点は
添付の図面とともに以下の詳細な説明を参照することに
よりさらに明瞭に理解されるであろう。
添付の図面とともに以下の詳細な説明を参照することに
よりさらに明瞭に理解されるであろう。
【0008】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図1は、比較のために、従来技術に関わるビ
ットライン負荷20およびそのための制御回路25を部
分的に電気回路図形式で示す。これについては、たとえ
ば、1989年9月12日発行の、トランによる、米国
特許第4,866,674号の、「BICMOS読み取
り/書き込みメモリのためのビットラインプルアップ回
路」、1989年のIEEEソリッドステイト・サーキ
ッツ・コンフェレンス、P.187、カーチス他の、
「12ns 256K BICMOS SRAM」を参
照。ビットライン負荷20は“VDD”と名付けられた
正の電源電圧端子に接続されたコレクタ、“EQW”と
名付けられた信号を受けるためのベース、および“BI
TLINE”と名付けられた信号をそこに有するビット
ライン23に結合されたエミッタを備えたNPN型トラ
ンジスタ21、およびVDDに接続されたコレクタ、信
号EQWを受けるためのベース、および“*BITLI
NE”と名付けられた信号をそこに有するビットライン
24に結合されたエミッタを有するNPN型トランジス
タ22を具備する。なお、ここで“*”は信号の反転を
示す。制御回路25は“*W”と名付けられた書き込み
信号を受けるための入力端子、および出力端子を備えた
インバータ26、および“BS”と名付けられたブロッ
ク選択信号を受けるための第1の入力端子、インバータ
26の出力端子に接続された第2の入力端子、およびE
QWを提供するための出力端子を有するNANDゲート
27を具備する。
説明する。図1は、比較のために、従来技術に関わるビ
ットライン負荷20およびそのための制御回路25を部
分的に電気回路図形式で示す。これについては、たとえ
ば、1989年9月12日発行の、トランによる、米国
特許第4,866,674号の、「BICMOS読み取
り/書き込みメモリのためのビットラインプルアップ回
路」、1989年のIEEEソリッドステイト・サーキ
ッツ・コンフェレンス、P.187、カーチス他の、
「12ns 256K BICMOS SRAM」を参
照。ビットライン負荷20は“VDD”と名付けられた
正の電源電圧端子に接続されたコレクタ、“EQW”と
名付けられた信号を受けるためのベース、および“BI
TLINE”と名付けられた信号をそこに有するビット
ライン23に結合されたエミッタを備えたNPN型トラ
ンジスタ21、およびVDDに接続されたコレクタ、信
号EQWを受けるためのベース、および“*BITLI
NE”と名付けられた信号をそこに有するビットライン
24に結合されたエミッタを有するNPN型トランジス
タ22を具備する。なお、ここで“*”は信号の反転を
示す。制御回路25は“*W”と名付けられた書き込み
信号を受けるための入力端子、および出力端子を備えた
インバータ26、および“BS”と名付けられたブロッ
ク選択信号を受けるための第1の入力端子、インバータ
26の出力端子に接続された第2の入力端子、およびE
QWを提供するための出力端子を有するNANDゲート
27を具備する。
【0009】信号EQWはトランジスタ21および22
にビットライン23および24をプリチャージさせる。
EQWは信号BSが論理ローとして否定されるか、また
は信号*Wが論理ハイとして否定されるかのいずれかに
応じて肯定される。書き込みリカバリ期間はBSまたは
*Wが否定される時間の間、ビットライン23および2
4上の電圧が実質的に等しくなるまで生ずる。EQWは
双方の信号BSおよび*Wが肯定されることに応じて否
定され、ビットライン負荷20が位置するメモリブロッ
クへの書き込みアクセスを示す。EQWが肯定されたと
き、トランジスタ21および22は対応するビットライ
ン、それぞれビットライン23またはビットライン24
の電圧をEQWより下のベース−エミッタしきい値電圧
(VBE)に増大させる。ビッライン23およびビット
ライン24(図1には示さず)の間に結合されたMOS
トランジスタが典型的には導通状態にされその間の電圧
を等しくする。ビットライン負荷20はバイポーラトラ
ンジスタ21および22を使用するから、書き込みサイ
クルの終了後のビットライン上の電圧のプリチャージの
速度はCMOSトランジスタの使用に対して改善されて
いる。
にビットライン23および24をプリチャージさせる。
EQWは信号BSが論理ローとして否定されるか、また
は信号*Wが論理ハイとして否定されるかのいずれかに
応じて肯定される。書き込みリカバリ期間はBSまたは
*Wが否定される時間の間、ビットライン23および2
4上の電圧が実質的に等しくなるまで生ずる。EQWは
双方の信号BSおよび*Wが肯定されることに応じて否
定され、ビットライン負荷20が位置するメモリブロッ
クへの書き込みアクセスを示す。EQWが肯定されたと
き、トランジスタ21および22は対応するビットライ
ン、それぞれビットライン23またはビットライン24
の電圧をEQWより下のベース−エミッタしきい値電圧
(VBE)に増大させる。ビッライン23およびビット
ライン24(図1には示さず)の間に結合されたMOS
トランジスタが典型的には導通状態にされその間の電圧
を等しくする。ビットライン負荷20はバイポーラトラ
ンジスタ21および22を使用するから、書き込みサイ
クルの終了後のビットライン上の電圧のプリチャージの
速度はCMOSトランジスタの使用に対して改善されて
いる。
【0010】しかしながら、ビットライン負荷20につ
いて問題がある。書き込みリカバリ期間の間、ビットラ
イン負荷20はビットライン23および24上にほぼ
(EQW−VBE)に等しい電圧を与える。しかしなが
ら、書き込みサイクルの間EQWは論理ローに否定され
る。典型的にはCMOSトランジスタを用いて実施され
る、NANDゲート27は、典型的には0ボルトの、
“VSS”と示される、負の電源電圧に非常に近い論理
ローの電圧のEQWを与える。従って、トランジスタ2
1またはトランジスタ22のエミッタおよびベースの間
に大きな逆バイアスが展開される。もし該最大逆バイア
スが“VRBMAX”と表されれば、 VRBMAX=EQW−VBE−VSS (1) となる。もしEQWが5ボルトに等しければ、VBEは
0.7ボルトに等しく、かつVSSは0ボルトに等し
く、VRBMAXは4.3ボルトに等しくなるであろ
う。時間が経過すると、この大きな逆バイアスの連続的
な印加はトランジスタ21またはトランジスタ22を故
障させ、その結果メモリ全体の故障を生ずる。電子的に
は、PN接合に対する大きな逆バイアスは上に存在する
酸化物に対するホットキャリアの注入を生じさせ、その
結果貧弱な接合性能を引き起こす。たとえば、電子装置
に対するIEEE紀要、第37巻、第4号、1990年
4月、PP.1171−1173、バーネットおよびフ
ウによる、「300および110Kにおけるバイポーラ
トランジスタのホットキャリア劣化−BICMOSイン
バータ性能への影響」を参照。ホットキャリアの注入の
量はリバースバイアスが発生する時間に比例する。V
RBMAXの大きさは逆半対数の関係により、与えられ
た最悪の場合の条件に対し、トランジスタの平均寿命に
関係し、VRBMAXが直線的に低減すると、平均寿命
は指数関数的に増大する。4.3ボルトのVRBMAX
においては、ビットライン負荷20のトランジスタの平
均寿命は受け入れられないほど短い。
いて問題がある。書き込みリカバリ期間の間、ビットラ
イン負荷20はビットライン23および24上にほぼ
(EQW−VBE)に等しい電圧を与える。しかしなが
ら、書き込みサイクルの間EQWは論理ローに否定され
る。典型的にはCMOSトランジスタを用いて実施され
る、NANDゲート27は、典型的には0ボルトの、
“VSS”と示される、負の電源電圧に非常に近い論理
ローの電圧のEQWを与える。従って、トランジスタ2
1またはトランジスタ22のエミッタおよびベースの間
に大きな逆バイアスが展開される。もし該最大逆バイア
スが“VRBMAX”と表されれば、 VRBMAX=EQW−VBE−VSS (1) となる。もしEQWが5ボルトに等しければ、VBEは
0.7ボルトに等しく、かつVSSは0ボルトに等し
く、VRBMAXは4.3ボルトに等しくなるであろ
う。時間が経過すると、この大きな逆バイアスの連続的
な印加はトランジスタ21またはトランジスタ22を故
障させ、その結果メモリ全体の故障を生ずる。電子的に
は、PN接合に対する大きな逆バイアスは上に存在する
酸化物に対するホットキャリアの注入を生じさせ、その
結果貧弱な接合性能を引き起こす。たとえば、電子装置
に対するIEEE紀要、第37巻、第4号、1990年
4月、PP.1171−1173、バーネットおよびフ
ウによる、「300および110Kにおけるバイポーラ
トランジスタのホットキャリア劣化−BICMOSイン
バータ性能への影響」を参照。ホットキャリアの注入の
量はリバースバイアスが発生する時間に比例する。V
RBMAXの大きさは逆半対数の関係により、与えられ
た最悪の場合の条件に対し、トランジスタの平均寿命に
関係し、VRBMAXが直線的に低減すると、平均寿命
は指数関数的に増大する。4.3ボルトのVRBMAX
においては、ビットライン負荷20のトランジスタの平
均寿命は受け入れられないほど短い。
【0011】図2は、本発明を導入したメモリ30をブ
ロック形式で示す。図2は、本発明を理解するのに関係
した特徴部分を示しているが、他の特徴部分は省略して
いる。メモリ30は、一般的には、ブロックプリデコー
ダ31、ローデコーダ32、入力/出力部33、および
メモリブロック部34を具備する。入力/出力部33は
読み取り/書き込み論理ブロック35、コラムプリデコ
ーダ36、グローバルデータライン負荷部37、データ
出力バッファ38、およびデータ入力バッファ39を具
備する。メモリブロック部34は複数のメモリブロック
を有し、図示された実施例においては、メモリブロック
部34は16のメモリブロック40〜55を具備する。
ロック形式で示す。図2は、本発明を理解するのに関係
した特徴部分を示しているが、他の特徴部分は省略して
いる。メモリ30は、一般的には、ブロックプリデコー
ダ31、ローデコーダ32、入力/出力部33、および
メモリブロック部34を具備する。入力/出力部33は
読み取り/書き込み論理ブロック35、コラムプリデコ
ーダ36、グローバルデータライン負荷部37、データ
出力バッファ38、およびデータ入力バッファ39を具
備する。メモリブロック部34は複数のメモリブロック
を有し、図示された実施例においては、メモリブロック
部34は16のメモリブロック40〜55を具備する。
【0012】ブロックプリデコーダ31は“ADDRE
SS”と名付けられた複数のアドレス信号の第1の部分
を受け、かつ“A8”、“*A8”、“BP0〜BP
3”、“BP4〜BP7”、および“BP8〜BP1
5”と名付けられたプリデコードされたブロック信号を
これに応じて提供する。特定のメモリブロックは該ブロ
ックが選択された時を決定するプリデコードされたブロ
ック信号の独特の組み合わせを受け取る。偶数番号のメ
モリブロックは*A8を受け、一方奇数番号のブロック
はA8を受け、メモリブロック40および41、42お
よび43、44および45、46および47、48およ
び49、50および51、52および53、そして54
および55はそれぞれ信号BP8、BP9、BP10、
BP11、BP12、BP13、BP14、およびBP
15を受ける。さらにその先のデコードのために、偶数
番号のメモリブロックはBP0〜BP3を受け、一方奇
数番号のメモリブロックはBP4〜BP7を受ける。ロ
ーデコーダ32はADDRESSの第2の部分を受信し
かつそれに応じて“RS0〜RS63”と名付けられた
ロー選択信号を提供する。RS0〜RS63は各々のメ
モリブロックに提供される。
SS”と名付けられた複数のアドレス信号の第1の部分
を受け、かつ“A8”、“*A8”、“BP0〜BP
3”、“BP4〜BP7”、および“BP8〜BP1
5”と名付けられたプリデコードされたブロック信号を
これに応じて提供する。特定のメモリブロックは該ブロ
ックが選択された時を決定するプリデコードされたブロ
ック信号の独特の組み合わせを受け取る。偶数番号のメ
モリブロックは*A8を受け、一方奇数番号のブロック
はA8を受け、メモリブロック40および41、42お
よび43、44および45、46および47、48およ
び49、50および51、52および53、そして54
および55はそれぞれ信号BP8、BP9、BP10、
BP11、BP12、BP13、BP14、およびBP
15を受ける。さらにその先のデコードのために、偶数
番号のメモリブロックはBP0〜BP3を受け、一方奇
数番号のメモリブロックはBP4〜BP7を受ける。ロ
ーデコーダ32はADDRESSの第2の部分を受信し
かつそれに応じて“RS0〜RS63”と名付けられた
ロー選択信号を提供する。RS0〜RS63は各々のメ
モリブロックに提供される。
【0013】読み取り/書き込み論理ブロック35は入
力として“*E”と名付けられたイネーブル信号、およ
び“*W”と名付けられた書き込み信号を受ける。これ
に応じて、読み取り/書き込み論理ブロック35はメモ
リブロック40〜55の各々に対し“*WRT”と名付
けられた書き込み信号を提供し、かつデータ出力バッフ
ァ38およびデータ入力バッファ39に対し“CSW
E”と名付けられた制御信号を提供する。*WRTは書
き込みサイクルが進行していることを示すバッファされ
た信号である。CSWEは読み取りサイクルまたは書き
込みサイクルのいずれかが進行していることを示す信号
である。コラムプリデコーダ36はADDRESSの第
3の部分を受けかつこれに応じて“CPR0〜CPR
7”および“CPW0〜CPW7”と名付けられた複数
のプリデコードされたコラム信号を提供する。グローバ
ルデータライン負荷37は“RGDL0〜RGDL7”
および“*RGDL0〜*RGDL7”と名付けられた
8個の差動グローバルデータライン対の各々に結合す
る。グローバルデータライン負荷37はこれに応じて
“PREDATA0〜PREDATA7”および“*P
REDATA0〜*PREDATA7”と名付けられた
信号を提供する。データ出力バッファ38はPREDA
TA0〜PREDATA7および*PREDATA0〜
*PREDATA7に結合しかつこれに応じて“DAT
A”と名付けられた複数のデータ信号を提供する。DA
TAにおける信号の数はグローバルデータライン対の数
に対応し、ここでは、DATAに与えられる8つのデー
タ信号がある。しかしながら、メモリ30によって提供
されるデータビットの数は異なる実施例においては変わ
るかも知れないのでDATAにおけるデータ信号の数は
これを不確定のまま表示している。データ入力バッファ
39はDATAを受けかつこれに応じて“WGDL0〜
WGDL7”および“*WGDL0〜*WGDL7”と
名付けられた8つの書き込みデータライン信号対を提供
する。
力として“*E”と名付けられたイネーブル信号、およ
び“*W”と名付けられた書き込み信号を受ける。これ
に応じて、読み取り/書き込み論理ブロック35はメモ
リブロック40〜55の各々に対し“*WRT”と名付
けられた書き込み信号を提供し、かつデータ出力バッフ
ァ38およびデータ入力バッファ39に対し“CSW
E”と名付けられた制御信号を提供する。*WRTは書
き込みサイクルが進行していることを示すバッファされ
た信号である。CSWEは読み取りサイクルまたは書き
込みサイクルのいずれかが進行していることを示す信号
である。コラムプリデコーダ36はADDRESSの第
3の部分を受けかつこれに応じて“CPR0〜CPR
7”および“CPW0〜CPW7”と名付けられた複数
のプリデコードされたコラム信号を提供する。グローバ
ルデータライン負荷37は“RGDL0〜RGDL7”
および“*RGDL0〜*RGDL7”と名付けられた
8個の差動グローバルデータライン対の各々に結合す
る。グローバルデータライン負荷37はこれに応じて
“PREDATA0〜PREDATA7”および“*P
REDATA0〜*PREDATA7”と名付けられた
信号を提供する。データ出力バッファ38はPREDA
TA0〜PREDATA7および*PREDATA0〜
*PREDATA7に結合しかつこれに応じて“DAT
A”と名付けられた複数のデータ信号を提供する。DA
TAにおける信号の数はグローバルデータライン対の数
に対応し、ここでは、DATAに与えられる8つのデー
タ信号がある。しかしながら、メモリ30によって提供
されるデータビットの数は異なる実施例においては変わ
るかも知れないのでDATAにおけるデータ信号の数は
これを不確定のまま表示している。データ入力バッファ
39はDATAを受けかつこれに応じて“WGDL0〜
WGDL7”および“*WGDL0〜*WGDL7”と
名付けられた8つの書き込みデータライン信号対を提供
する。
【0014】図2は本発明が動作するメモリの動作を理
解する上で有用である。メモリ30は読み取りおよび書
き込みサイクルを行うことが可能である。メモリ30は
16ブロックとして編成されており、各々のブロックは
256ロー(rows)および64コラム(colum
uns)として編成されている。ローデコーディングと
考えられる機能は1つのブロックをイネーブルしかつ該
ブロックににおける1つのローカルワード線をイネーブ
ルするために前記アドレスの第1の部分を用いる。従っ
て、ローデコーディングはメモリ30の4096のロー
カルワード線の1つをデコードする。ローデコーディン
グ機能はブロックプリデコーダ31およびローデコーダ
32を含む。ローカルワード線はRS0〜RS63およ
びブロックプリデコーダ31から受ける複数のプリデコ
ードされたブロック信号に応じてイネーブルされたメモ
リブロックにおいてイネーブルされる。コラムデコーデ
ィングはイネーブルされたローカルワード線における6
4のビットライン対の内から8個のビットライン対をデ
コードする。ローの冗長性も可能であるが図2には示さ
れていない。メモリ30の編成は異なる実施例では変え
ることができ、またローおよびコラムデコーディングの
ためにADDRESSのどの部分がそれぞれ使用される
かも変えることができる。
解する上で有用である。メモリ30は読み取りおよび書
き込みサイクルを行うことが可能である。メモリ30は
16ブロックとして編成されており、各々のブロックは
256ロー(rows)および64コラム(colum
uns)として編成されている。ローデコーディングと
考えられる機能は1つのブロックをイネーブルしかつ該
ブロックににおける1つのローカルワード線をイネーブ
ルするために前記アドレスの第1の部分を用いる。従っ
て、ローデコーディングはメモリ30の4096のロー
カルワード線の1つをデコードする。ローデコーディン
グ機能はブロックプリデコーダ31およびローデコーダ
32を含む。ローカルワード線はRS0〜RS63およ
びブロックプリデコーダ31から受ける複数のプリデコ
ードされたブロック信号に応じてイネーブルされたメモ
リブロックにおいてイネーブルされる。コラムデコーデ
ィングはイネーブルされたローカルワード線における6
4のビットライン対の内から8個のビットライン対をデ
コードする。ローの冗長性も可能であるが図2には示さ
れていない。メモリ30の編成は異なる実施例では変え
ることができ、またローおよびコラムデコーディングの
ためにADDRESSのどの部分がそれぞれ使用される
かも変えることができる。
【0015】読み出しサイクルにおいては、信号*Eは
肯定されかつ信号*Wは否定される。読み出し/書き込
み論理ブロック35は信号*WRTおよびCSWEを否
定された状態に保持する。ブロックプリデコーダ31は
ADDRESSの前記第1の部分に応じて選択的に信号
A8,*A8、およびBP0〜BP15を肯定する。ロ
ーデコーダ32はADDRESSの第2の部分に応じて
RS0〜RS63のロー選択信号を選択的に肯定する。
プリデコードされた信号A8,*A8、およびBP8〜
BP15のグループからの対応する信号によって選択さ
れたメモリブロックは次に1つのローカルワードライン
をアクティベートするために、RS0〜RS63の内の
アクティブローの選択信号とともに、残りのプリデコー
ドされた信号BP0〜BP7を使用する。次に、選択さ
れたブロック内で、アクティベートされたローカルワー
ドラインの各々のメモリセルはその内容を対応する差動
ビットライン対に提供する。さらに、該ビットライン対
の内でコラムデコーディングがCPR0〜CPR7を使
用して行われる。進行中のサイクルの形式は、読み出し
サイクルに対してはCPR0〜CPR7の1つ、または
書き込みサイクルに対してはCPW0〜CPW7の1つ
のいずれかの、どの信号が肯定されるかを決定する。読
み出しサイクルの間、CPR0〜CPR7の内の1つの
信号が肯定され選択されたメモリブロックにおける8個
のビットライン対の1つを選択し対応するグローバルデ
ータライン対に出力する。従って、CPR0〜CPR7
は64のビットラインの内の8つをデコードする。結局
は、8つのビットライン対が選択される。従って選択さ
れたメモリセルは、イネーブルされたメモリブロックに
おける、イネーブルされたローカルワードラインおよび
選択されたビットライン対の交点に位置する。
肯定されかつ信号*Wは否定される。読み出し/書き込
み論理ブロック35は信号*WRTおよびCSWEを否
定された状態に保持する。ブロックプリデコーダ31は
ADDRESSの前記第1の部分に応じて選択的に信号
A8,*A8、およびBP0〜BP15を肯定する。ロ
ーデコーダ32はADDRESSの第2の部分に応じて
RS0〜RS63のロー選択信号を選択的に肯定する。
プリデコードされた信号A8,*A8、およびBP8〜
BP15のグループからの対応する信号によって選択さ
れたメモリブロックは次に1つのローカルワードライン
をアクティベートするために、RS0〜RS63の内の
アクティブローの選択信号とともに、残りのプリデコー
ドされた信号BP0〜BP7を使用する。次に、選択さ
れたブロック内で、アクティベートされたローカルワー
ドラインの各々のメモリセルはその内容を対応する差動
ビットライン対に提供する。さらに、該ビットライン対
の内でコラムデコーディングがCPR0〜CPR7を使
用して行われる。進行中のサイクルの形式は、読み出し
サイクルに対してはCPR0〜CPR7の1つ、または
書き込みサイクルに対してはCPW0〜CPW7の1つ
のいずれかの、どの信号が肯定されるかを決定する。読
み出しサイクルの間、CPR0〜CPR7の内の1つの
信号が肯定され選択されたメモリブロックにおける8個
のビットライン対の1つを選択し対応するグローバルデ
ータライン対に出力する。従って、CPR0〜CPR7
は64のビットラインの内の8つをデコードする。結局
は、8つのビットライン対が選択される。従って選択さ
れたメモリセルは、イネーブルされたメモリブロックに
おける、イネーブルされたローカルワードラインおよび
選択されたビットライン対の交点に位置する。
【0016】8つの選択されたビットライン対の各々に
おける差動電圧はグローバルデータライン負荷37によ
って受信されかつ検知され、該グローバルデータライン
負荷37は該メモリブロックの出力、すなわち差動電
流、を信号PREDATA0−PREDATA7および
*PREDATA0−*PREDATA7における差動
電圧に変換する。差動的にPREDATA0−PRED
ATA7および*PREDATA0−PREDATA7
として表されるデータビットは次にデータ出力バッファ
38によりメモリ30の外部に提供される。
おける差動電圧はグローバルデータライン負荷37によ
って受信されかつ検知され、該グローバルデータライン
負荷37は該メモリブロックの出力、すなわち差動電
流、を信号PREDATA0−PREDATA7および
*PREDATA0−*PREDATA7における差動
電圧に変換する。差動的にPREDATA0−PRED
ATA7および*PREDATA0−PREDATA7
として表されるデータビットは次にデータ出力バッファ
38によりメモリ30の外部に提供される。
【0017】書き込みサイクルにおいては、データの流
れは本質的に逆転される。データ入力バッファ39はD
ATAを受信しかつこれに応じて各データビットを差動
的に対応する書き込みグローバルデータライン対に提供
する。メモリ30はアクセスごとにメモリの8つのデー
タビットを記憶しまたは提供するよう編成されているか
ら、DATAは8つの差動書き込みグローバルデータラ
イン対WGDL0−WGDL7および*WGDL0−*
WGDL7に与えられる。コラムプリデコーダ36から
の信号CPW0−CPW7は選択されたメモリブロック
で8つの書き込みグローバルデータラインを8つのビッ
トライン対に結合するためにコラムデコーディングを行
うために使用される。書き込みサイクルの間、CPW0
−CPW7の内の1つの信号が肯定されて選択されたメ
モリブロックにおける8つのビットライン対の内の1つ
が選択され対応するグローバルデータライン対に出力さ
れる。従って、CPW0−CPW7は64のビットライ
ンの内の8つをデコードする。ローカルワードラインの
デコーディングは読み出しサイクルに対するものと同様
にして行われる。ビットライン対に対し展開される差動
電圧は選択されたメモリセルの内容にオーバライトする
ために読み出しサイクルに対するものよりは書き込みサ
イクルに対しずっと大きなものである。
れは本質的に逆転される。データ入力バッファ39はD
ATAを受信しかつこれに応じて各データビットを差動
的に対応する書き込みグローバルデータライン対に提供
する。メモリ30はアクセスごとにメモリの8つのデー
タビットを記憶しまたは提供するよう編成されているか
ら、DATAは8つの差動書き込みグローバルデータラ
イン対WGDL0−WGDL7および*WGDL0−*
WGDL7に与えられる。コラムプリデコーダ36から
の信号CPW0−CPW7は選択されたメモリブロック
で8つの書き込みグローバルデータラインを8つのビッ
トライン対に結合するためにコラムデコーディングを行
うために使用される。書き込みサイクルの間、CPW0
−CPW7の内の1つの信号が肯定されて選択されたメ
モリブロックにおける8つのビットライン対の内の1つ
が選択され対応するグローバルデータライン対に出力さ
れる。従って、CPW0−CPW7は64のビットライ
ンの内の8つをデコードする。ローカルワードラインの
デコーディングは読み出しサイクルに対するものと同様
にして行われる。ビットライン対に対し展開される差動
電圧は選択されたメモリセルの内容にオーバライトする
ために読み出しサイクルに対するものよりは書き込みサ
イクルに対しずっと大きなものである。
【0018】図3は、図2のメモリ30のメモリブロッ
ク50の一部をブロック形式で示す。メモリブロック5
0はローカルワードライン・ドライバブロック60、コ
ラムデコーダ62、制御信号発生回路64、およびメモ
リアレイ66を具備する。ローカルワードライン・ドラ
イバブロック60は入力ロー選択信号RS0〜RS6
3、ブロック信号BP0〜BP3およびBP13、そし
て*A8に応じて、代表的なローカルワードライン71
を含む、256のローカルワードライン信号を提供す
る。これに加え、それはBP13および*A8に応じて
“BS”として示されるブロック選択信号を提供する。
メモリアレイ66はローカルワードラインおよびビット
ライン対の各交点に複数のメモリセルを具備する。図3
においては、代表的なメモリセル70がローカルワード
ライン71と“BL”として示された信号を提供するビ
ットライン72および“*BL”として示された信号を
提供するビットライン73を具備するビットライン対の
交叉部に配置されている。ビットライン72および73
はコラムデコーダ62に結合されている。コラムデコー
ダ62はまた“WLOC”として示される信号およびB
Sを受ける。WLOCはビットライン72および73に
おけるメモリセルのコラムアドレスに対応する、図3に
は示されていない、“WLOC0〜WLOC7”と名付
けられた一群の信号であり、それはこの事実を強調する
ために包括的に表されている。ビットライン72および
73にはビットライン負荷74が結合され、該ビットラ
イン負荷74は入力としてEQBIAS、EQLOC、
およびWLOCを受ける。制御回路64は信号EQBI
ASおよびCPWを受けて信号EQLOCおよびWLO
Cを提供する。CPWはビットライン72および73の
メモリセルのコラムアドレスに対応する、メモリブロッ
ク50により受信される、グループCPW0−CPW7
の信号であり、この事実を強調するために包括的に表さ
れている。他の制御回路もグループCPW0−CPW7
の他の対応するプリデコードされたコラム信号を受け
る。コラムデコーダ62は8つの信号CPR0−CPR
7を受けかつメモリアレイ66の各ビットライン対に結
合し、かつ(図3にはすべてが示されていない)8つの
読み出しグローバルデータライン対に結合する。図3に
は、コラムデコーダ62の出力に結合された、RGDL
0を提供する第1の読み出しグローバルデータライン8
0、および*RGDL0を提供する第2の読み出しグロ
ーバルデータライン81を具備する読み出しグローバル
データライン対、およびコラムデコーダ62の入力に結
合された、WGDL0を提供する第1の書き込みグロー
バルデータライン82、および*WGDL0を提供する
第2の書き込みグローバルデータライン83を具備する
書き込みグローバルデータライン対が示されている。
ク50の一部をブロック形式で示す。メモリブロック5
0はローカルワードライン・ドライバブロック60、コ
ラムデコーダ62、制御信号発生回路64、およびメモ
リアレイ66を具備する。ローカルワードライン・ドラ
イバブロック60は入力ロー選択信号RS0〜RS6
3、ブロック信号BP0〜BP3およびBP13、そし
て*A8に応じて、代表的なローカルワードライン71
を含む、256のローカルワードライン信号を提供す
る。これに加え、それはBP13および*A8に応じて
“BS”として示されるブロック選択信号を提供する。
メモリアレイ66はローカルワードラインおよびビット
ライン対の各交点に複数のメモリセルを具備する。図3
においては、代表的なメモリセル70がローカルワード
ライン71と“BL”として示された信号を提供するビ
ットライン72および“*BL”として示された信号を
提供するビットライン73を具備するビットライン対の
交叉部に配置されている。ビットライン72および73
はコラムデコーダ62に結合されている。コラムデコー
ダ62はまた“WLOC”として示される信号およびB
Sを受ける。WLOCはビットライン72および73に
おけるメモリセルのコラムアドレスに対応する、図3に
は示されていない、“WLOC0〜WLOC7”と名付
けられた一群の信号であり、それはこの事実を強調する
ために包括的に表されている。ビットライン72および
73にはビットライン負荷74が結合され、該ビットラ
イン負荷74は入力としてEQBIAS、EQLOC、
およびWLOCを受ける。制御回路64は信号EQBI
ASおよびCPWを受けて信号EQLOCおよびWLO
Cを提供する。CPWはビットライン72および73の
メモリセルのコラムアドレスに対応する、メモリブロッ
ク50により受信される、グループCPW0−CPW7
の信号であり、この事実を強調するために包括的に表さ
れている。他の制御回路もグループCPW0−CPW7
の他の対応するプリデコードされたコラム信号を受け
る。コラムデコーダ62は8つの信号CPR0−CPR
7を受けかつメモリアレイ66の各ビットライン対に結
合し、かつ(図3にはすべてが示されていない)8つの
読み出しグローバルデータライン対に結合する。図3に
は、コラムデコーダ62の出力に結合された、RGDL
0を提供する第1の読み出しグローバルデータライン8
0、および*RGDL0を提供する第2の読み出しグロ
ーバルデータライン81を具備する読み出しグローバル
データライン対、およびコラムデコーダ62の入力に結
合された、WGDL0を提供する第1の書き込みグロー
バルデータライン82、および*WGDL0を提供する
第2の書き込みグローバルデータライン83を具備する
書き込みグローバルデータライン対が示されている。
【0019】動作においては、メモリブロック50はプ
リデコードされた信号*A8およびBP13の肯定によ
り選択される。*A8およびBP13が肯定された時、
ローカルワードラインドライバ60は信号BSを肯定し
て選択されたビットライン負荷をアクティベートしかつ
コラムデコーダ62により行われるコラムデコーディン
グをアクティベートする。メモリブロック50が選択さ
れた場合、ローカルワードライン・ドライバブロック6
0はRS0−RS63および8つの付加的なプリデコー
ドされたブロック信号BP0−BP7に応じて256の
ワードラインの内の1つを提供する。読み出しサイクル
においては、もしメモリブロック50が選択されかつロ
ーカルワードライン・ドライバブロック60がローカル
ワードライン71を肯定すれば、メモリセル70はそこ
に記憶されたデータビットを差動的にビットライン72
および73に結合する。ビットライン負荷74はビット
ライン72および73にアクティブなプルアップを提供
する。もし2進1がメモリセル70に記憶されておれ
ば、正の差動電圧がBLおよび*BLの間に展開され
る。もし2進0がメモリセル70に記憶されておれば、
負の差動電圧がBLおよび*BLの間に展開される。い
ずれの場合にも、メモリセル70のトランジスタはビッ
トライン負荷74により与えられた電圧を十分に低下さ
せるため十分大きなゲートサイズを有しており、従って
差動電圧はコラムデコーダ62により認識できる。コラ
ムデコーダ62は次に各々の読み出しグローバルデータ
ライン対に対する1対のビットラインをデコードする。
各々の選択されたビットライン対は対応する読み出しグ
ローバルデータライン対に結合され、かつ対応する選択
されたメモリセルに記憶された情報は検知されかつ対応
する読み出しグローバルデータラインに対し差動電流と
して提供される。
リデコードされた信号*A8およびBP13の肯定によ
り選択される。*A8およびBP13が肯定された時、
ローカルワードラインドライバ60は信号BSを肯定し
て選択されたビットライン負荷をアクティベートしかつ
コラムデコーダ62により行われるコラムデコーディン
グをアクティベートする。メモリブロック50が選択さ
れた場合、ローカルワードライン・ドライバブロック6
0はRS0−RS63および8つの付加的なプリデコー
ドされたブロック信号BP0−BP7に応じて256の
ワードラインの内の1つを提供する。読み出しサイクル
においては、もしメモリブロック50が選択されかつロ
ーカルワードライン・ドライバブロック60がローカル
ワードライン71を肯定すれば、メモリセル70はそこ
に記憶されたデータビットを差動的にビットライン72
および73に結合する。ビットライン負荷74はビット
ライン72および73にアクティブなプルアップを提供
する。もし2進1がメモリセル70に記憶されておれ
ば、正の差動電圧がBLおよび*BLの間に展開され
る。もし2進0がメモリセル70に記憶されておれば、
負の差動電圧がBLおよび*BLの間に展開される。い
ずれの場合にも、メモリセル70のトランジスタはビッ
トライン負荷74により与えられた電圧を十分に低下さ
せるため十分大きなゲートサイズを有しており、従って
差動電圧はコラムデコーダ62により認識できる。コラ
ムデコーダ62は次に各々の読み出しグローバルデータ
ライン対に対する1対のビットラインをデコードする。
各々の選択されたビットライン対は対応する読み出しグ
ローバルデータライン対に結合され、かつ対応する選択
されたメモリセルに記憶された情報は検知されかつ対応
する読み出しグローバルデータラインに対し差動電流と
して提供される。
【0020】書き込みサイクルにおいては、データは差
動的に8つの書き込みグローバルデータライン対から対
応する選択メモリセルに与えられる。デコーディングが
読み取りサイクルにおけるのと同様にして行われている
間、書き込みサイクルの間にコラムデコーダ62によっ
てデータが信号WGDL0および*WGDL0を提供す
る書き込みグローバルデータライン82および83から
受信される。読み出しサイクルと書き込みサイクルの間
の主な差は読み出しサイクルの間はビットライン対に小
さな差動電圧が展開されているが、書き込みサイクルの
間は大きな差動電圧がコラムデコーダ62によってビッ
トライン対に展開されていることである。書き込みサイ
クルの間のビットライン対に展開される電圧は対応する
メモリセルに記憶されたビットにオーバライトするのに
十分大きくなければならず、しかも書き込みサイクルの
後にビットライン負荷は引き続く読み出しサイクルを乱
すことを避けるためにビットライン上の電圧を十分にプ
リチャージしかつ等しくしなければならない。
動的に8つの書き込みグローバルデータライン対から対
応する選択メモリセルに与えられる。デコーディングが
読み取りサイクルにおけるのと同様にして行われている
間、書き込みサイクルの間にコラムデコーダ62によっ
てデータが信号WGDL0および*WGDL0を提供す
る書き込みグローバルデータライン82および83から
受信される。読み出しサイクルと書き込みサイクルの間
の主な差は読み出しサイクルの間はビットライン対に小
さな差動電圧が展開されているが、書き込みサイクルの
間は大きな差動電圧がコラムデコーダ62によってビッ
トライン対に展開されていることである。書き込みサイ
クルの間のビットライン対に展開される電圧は対応する
メモリセルに記憶されたビットにオーバライトするのに
十分大きくなければならず、しかも書き込みサイクルの
後にビットライン負荷は引き続く読み出しサイクルを乱
すことを避けるためにビットライン上の電圧を十分にプ
リチャージしかつ等しくしなければならない。
【0021】図4は、メモリ30において使用するため
のビットライン負荷74、およびビットライン負荷74
をバイアスするために使用されるNPN型トランジスタ
101および102と抵抗105を回路図形式で示す。
ビットライン負荷74はNPN型トランジスタ103、
および104、抵抗105、およびPチャネルトランジ
スタ106,107,および108を具備する。トラン
ジスタ101はVDDに接続されたコレクタ、信号EQ
BIASを受けるためのベース、およびノード110に
接続されたエミッタを具備する。トランジスタ102は
VDDに接続されたコレクタ、信号EQBIASを受け
るためのベース、およびノード111に接続されたエミ
ッタを具備する。トランジスタ103はノード110に
接続されたコレクタ、信号EQLOCを受けるためのベ
ース、およびビットライン72に接続されたエミッタを
具備する。トランジスタ104はノード110に接続さ
れたコレクタ、信号EQLOCを受けるためのベース、
およびビットライン73に接続されたエミッタを具備す
る。抵抗105はVDDに接続された第1の端子、およ
びノード110に接続された第2の端子を有する。トラ
ンジスタ106はノード111に接続されたソース、V
SSに接続されたゲート、およびビットライン72に接
続されたドレインを有する。トランジスタ107はノー
ド111に接続されたソース、VSSに接続されたゲー
ト、およびビットライン73に接続されたドレインを有
する。トランジスタ108はビットライン72に接続さ
れた第1の電流電極、信号WLOCを受けるためのゲー
ト、およびビットライン73に接続された第2の電流電
極を有する。トランジスタ108のどの電流電極がソー
スとして機能しかつどの電流電極がドレインとして機能
するかはビットライン72および73のそれぞれの電圧
に依存する。
のビットライン負荷74、およびビットライン負荷74
をバイアスするために使用されるNPN型トランジスタ
101および102と抵抗105を回路図形式で示す。
ビットライン負荷74はNPN型トランジスタ103、
および104、抵抗105、およびPチャネルトランジ
スタ106,107,および108を具備する。トラン
ジスタ101はVDDに接続されたコレクタ、信号EQ
BIASを受けるためのベース、およびノード110に
接続されたエミッタを具備する。トランジスタ102は
VDDに接続されたコレクタ、信号EQBIASを受け
るためのベース、およびノード111に接続されたエミ
ッタを具備する。トランジスタ103はノード110に
接続されたコレクタ、信号EQLOCを受けるためのベ
ース、およびビットライン72に接続されたエミッタを
具備する。トランジスタ104はノード110に接続さ
れたコレクタ、信号EQLOCを受けるためのベース、
およびビットライン73に接続されたエミッタを具備す
る。抵抗105はVDDに接続された第1の端子、およ
びノード110に接続された第2の端子を有する。トラ
ンジスタ106はノード111に接続されたソース、V
SSに接続されたゲート、およびビットライン72に接
続されたドレインを有する。トランジスタ107はノー
ド111に接続されたソース、VSSに接続されたゲー
ト、およびビットライン73に接続されたドレインを有
する。トランジスタ108はビットライン72に接続さ
れた第1の電流電極、信号WLOCを受けるためのゲー
ト、およびビットライン73に接続された第2の電流電
極を有する。トランジスタ108のどの電流電極がソー
スとして機能しかつどの電流電極がドレインとして機能
するかはビットライン72および73のそれぞれの電圧
に依存する。
【0022】基本的な動作においては、ビットライン負
荷74は2つの機能を提供する。第1に、ビットライン
負荷74は読み出しサイクルの間に電圧BLおよび*B
Lの適切な出力のために双方のビットライン72および
73に対しアクティブなプルアップを提供する。読み出
しサイクルの間、トランジスタ103および104はそ
こからの差動電流に応じてビットライン72および73
に電圧を与える。さらに、常に導通している、トランジ
スタ106および107は弱くビットライン72および
73をプルアップする。トランジスタ108もまた読み
出しサイクルの間導通しており差動電圧を小さな量に制
限し、該小さな量は検知するには十分な大きさとなって
いる。第2に、ビットライン負荷74は書き込みリカバ
リ期間の間ビットライン72および73における電圧を
等しくしかつプリチャージする。書き込みリカバリは書
き込みサイクルから読み出しサイクルへの遷移の間に発
生する。プリチャージはビットライン72および73に
所定の電圧を与えるトランジスタ103および104に
よって行われ、かつ等化はトランジスタ108によって
ビットライン72および73を一緒に結合することによ
り行われる。トランジスタ103,104,および10
8の作用はビットライン72および73の電圧が書き込
みリカバリ期間の終わりにおいて実質的に等しくなるこ
とを保証する。ビットライン負荷74は図1のビットラ
イン負荷20に対する改善をもたらすが、それはバイポ
ーラトランジスタ103および104の最悪の場合にお
ける逆電圧が所定の電圧に制限され、該所定の電圧は最
悪の条件下におけるトランジスタの受入れ可能な平均寿
命を保証する。
荷74は2つの機能を提供する。第1に、ビットライン
負荷74は読み出しサイクルの間に電圧BLおよび*B
Lの適切な出力のために双方のビットライン72および
73に対しアクティブなプルアップを提供する。読み出
しサイクルの間、トランジスタ103および104はそ
こからの差動電流に応じてビットライン72および73
に電圧を与える。さらに、常に導通している、トランジ
スタ106および107は弱くビットライン72および
73をプルアップする。トランジスタ108もまた読み
出しサイクルの間導通しており差動電圧を小さな量に制
限し、該小さな量は検知するには十分な大きさとなって
いる。第2に、ビットライン負荷74は書き込みリカバ
リ期間の間ビットライン72および73における電圧を
等しくしかつプリチャージする。書き込みリカバリは書
き込みサイクルから読み出しサイクルへの遷移の間に発
生する。プリチャージはビットライン72および73に
所定の電圧を与えるトランジスタ103および104に
よって行われ、かつ等化はトランジスタ108によって
ビットライン72および73を一緒に結合することによ
り行われる。トランジスタ103,104,および10
8の作用はビットライン72および73の電圧が書き込
みリカバリ期間の終わりにおいて実質的に等しくなるこ
とを保証する。ビットライン負荷74は図1のビットラ
イン負荷20に対する改善をもたらすが、それはバイポ
ーラトランジスタ103および104の最悪の場合にお
ける逆電圧が所定の電圧に制限され、該所定の電圧は最
悪の条件下におけるトランジスタの受入れ可能な平均寿
命を保証する。
【0023】特に、トランジスタ101はノード110
に信号EQBIASの電圧よりもベース−エミッタのダ
イオード電圧降下(VBE)1つ分だけ低い電圧、すな
わち(EQBIAS−VBE)を与える。同様に、トラ
ンジスタ102はノード110に(EQBIAS−V
BE)に等しい電圧を与える。ベース−エミッタ間のダ
イオード電圧降下VBEはすべてのトランジスタに対し
等しいものと仮定することに注意を要する。実際には、
バイポーラトランジスタのエミッタの大きさがトランジ
スタのVBEの一部を決定するが、種々のトランジスタ
のVBEの少しの変化は本発明に影響を与えない。EQ
BIASはいくらかVDDより低くセットされ、かつV
DDの変動に対し実質的に無関係となるようにされる。
もしVDDがおよそ5ボルトであれば、EQBIASは
ほぼ4.2ボルトにセットされる。もしトランジスタ1
01のVBEが0.7ボルトであれば、ノード110の
電圧はほぼ3.5ボルトに等しい。
に信号EQBIASの電圧よりもベース−エミッタのダ
イオード電圧降下(VBE)1つ分だけ低い電圧、すな
わち(EQBIAS−VBE)を与える。同様に、トラ
ンジスタ102はノード110に(EQBIAS−V
BE)に等しい電圧を与える。ベース−エミッタ間のダ
イオード電圧降下VBEはすべてのトランジスタに対し
等しいものと仮定することに注意を要する。実際には、
バイポーラトランジスタのエミッタの大きさがトランジ
スタのVBEの一部を決定するが、種々のトランジスタ
のVBEの少しの変化は本発明に影響を与えない。EQ
BIASはいくらかVDDより低くセットされ、かつV
DDの変動に対し実質的に無関係となるようにされる。
もしVDDがおよそ5ボルトであれば、EQBIASは
ほぼ4.2ボルトにセットされる。もしトランジスタ1
01のVBEが0.7ボルトであれば、ノード110の
電圧はほぼ3.5ボルトに等しい。
【0024】書き込みリカバリ期間の間、トランジスタ
103および104はビットライン72および73の電
圧を(EQLOC−VBE)に増大する。信号EQLO
Cは読み出しサイクルの間、ほぼEQBIASで与えら
れる。対応するメモリブロックが書き込みサイクルの間
に選択された場合、EQLOCはVSSよりほぼVB E
の2倍高い電圧、すなわち約1.4ボルト、の論理ロー
で否定され、かつそうでない場合はほぼEQBIASの
論理ハイの電圧、すなわち約4.2ボルト、で肯定され
る。トランジスタ103および104の最大逆バイアス
電圧(VRBM AX)は書き込みサイクルの間に発生
し、VRBMAX=BL(HIGH)−EQLOC(L
OW) (2)となり、あるいはほぼ3.5−
1.4=2.1ボルトとなる。もしVBEが0.7ボル
トに等しくかつVSSが0ボルトに等ければ、V
RBMAXはほぼ2.1ボルトに等しくなり、これは図
1の従来技術のビットライン負荷20のそれよりかなり
低い。
103および104はビットライン72および73の電
圧を(EQLOC−VBE)に増大する。信号EQLO
Cは読み出しサイクルの間、ほぼEQBIASで与えら
れる。対応するメモリブロックが書き込みサイクルの間
に選択された場合、EQLOCはVSSよりほぼVB E
の2倍高い電圧、すなわち約1.4ボルト、の論理ロー
で否定され、かつそうでない場合はほぼEQBIASの
論理ハイの電圧、すなわち約4.2ボルト、で肯定され
る。トランジスタ103および104の最大逆バイアス
電圧(VRBM AX)は書き込みサイクルの間に発生
し、VRBMAX=BL(HIGH)−EQLOC(L
OW) (2)となり、あるいはほぼ3.5−
1.4=2.1ボルトとなる。もしVBEが0.7ボル
トに等しくかつVSSが0ボルトに等ければ、V
RBMAXはほぼ2.1ボルトに等しくなり、これは図
1の従来技術のビットライン負荷20のそれよりかなり
低い。
【0025】ノード110にトランジスタ101および
抵抗105によって供給される電圧はいくつかのビット
ライン負荷の間で共有され、同様にノード111にトラ
ンジスタ102によって与えられる電圧もいくつかのビ
ットライン負荷の間で共用される。従って、ビットライ
ン負荷74はビットライン負荷回路の等価的な表現であ
って各ビットライン負荷に独特のすべての構成要素を表
すものではない。好ましい実施例においては、ノード1
10は64のビットライン負荷によって共有され、ノー
ド110の電圧は各々トランジスタ101および抵抗1
05に対応する構成要素を有するブロック50内の8個
の同じ回路によって与えられる。ノード111の電圧は
図2のすべての16のメモリブロック40−55の間で
共有され、各メモリブロックは同じ回路を提供し、該回
路はノード111に接続されたエミッタを有するトラン
ジスタ102に対応するトランジスタを具備する。
抵抗105によって供給される電圧はいくつかのビット
ライン負荷の間で共有され、同様にノード111にトラ
ンジスタ102によって与えられる電圧もいくつかのビ
ットライン負荷の間で共用される。従って、ビットライ
ン負荷74はビットライン負荷回路の等価的な表現であ
って各ビットライン負荷に独特のすべての構成要素を表
すものではない。好ましい実施例においては、ノード1
10は64のビットライン負荷によって共有され、ノー
ド110の電圧は各々トランジスタ101および抵抗1
05に対応する構成要素を有するブロック50内の8個
の同じ回路によって与えられる。ノード111の電圧は
図2のすべての16のメモリブロック40−55の間で
共有され、各メモリブロックは同じ回路を提供し、該回
路はノード111に接続されたエミッタを有するトラン
ジスタ102に対応するトランジスタを具備する。
【0026】ノード110上に電圧を与えるためのトラ
ンジスタ101および抵抗105の組み合わせは自己ブ
ーストを防止するためのある望ましい効果を有してい
る。自己ブーストはバイポーラトランジスタのベースの
電圧が急速に増大した時に、エミッタが高度に容量的な
負荷に結合されている場合に発生する。ベース−エミッ
タPN接合は関連する接合容量を有し、ベースの電圧が
突然増大すると、大きなベース−エミッタ電圧が出力さ
れる(高度に容量的な負荷が電圧の突然の増大に抵抗す
るからである)。PN接合の容量が大きく増大するのは
VBEが1つのダイオード電圧降下を越えた場合であ
る。従って、ベース−エミッタ接合容量はエミッタの電
圧が上昇するに応じてベースのレベルを増大する。自己
ブーストはベースの電荷を減らすことにより停止でき
る。ベースの電荷を減らすための1つの方法は、ベース
−コレクタダイオードを順方向バイアスすることによ
り、トランジスタを飽和させることである。トランジス
タ101および抵抗105は(書き込みリカバリの間
に)大きなコレクタ電流が流れる場合にトランジスタ1
03および104のコレクタの電圧を低減することによ
りトランジスタ103および104のベースの自己ブー
ストの効果を低減する。抵抗105は、EQLOCが論
理ローである時に発生する、何等の電流も実質的に流れ
ない場合にノード110の電圧をVDDになるようにす
る。実際には、小さな逆飽和電流が流れるが、もし抵抗
105の大きさが正しく設定されておればこの電流は無
視できる。EQLOCが論理ハイに切り替わった時、ト
ランジスタ103または104が最初はアクティブにな
るが、それはそのベース−エミッタ接合が低い電圧のビ
ットラインへと順方向バイアスされ、かつそのベース−
コレクタ接合が逆バイアスされるからである。コレクタ
電流がノード110に流れ込むよう供給される。適切な
電流により、ノード110の電圧は抵抗105における
IR降下のため降下し始める。しかしながら、トランジ
スタ101はノード110の電圧が(EQBIAS−V
BE)より低く降下することを防止する。トランジスタ
103またはトランジスタ104のベース電圧が(EQ
BIAS−VBE)よりダイオードの電圧降下1つ分だ
け上昇すると、余分のベース電荷がベース−コレクタダ
イオードを通して放電され、かつブーストが停止され
る。トランジスタ103のコレクタ電流が減少すると、
抵抗105がトランジスタ103のコレクタの電圧を増
大しトランジスタ103を飽和から外す。
ンジスタ101および抵抗105の組み合わせは自己ブ
ーストを防止するためのある望ましい効果を有してい
る。自己ブーストはバイポーラトランジスタのベースの
電圧が急速に増大した時に、エミッタが高度に容量的な
負荷に結合されている場合に発生する。ベース−エミッ
タPN接合は関連する接合容量を有し、ベースの電圧が
突然増大すると、大きなベース−エミッタ電圧が出力さ
れる(高度に容量的な負荷が電圧の突然の増大に抵抗す
るからである)。PN接合の容量が大きく増大するのは
VBEが1つのダイオード電圧降下を越えた場合であ
る。従って、ベース−エミッタ接合容量はエミッタの電
圧が上昇するに応じてベースのレベルを増大する。自己
ブーストはベースの電荷を減らすことにより停止でき
る。ベースの電荷を減らすための1つの方法は、ベース
−コレクタダイオードを順方向バイアスすることによ
り、トランジスタを飽和させることである。トランジス
タ101および抵抗105は(書き込みリカバリの間
に)大きなコレクタ電流が流れる場合にトランジスタ1
03および104のコレクタの電圧を低減することによ
りトランジスタ103および104のベースの自己ブー
ストの効果を低減する。抵抗105は、EQLOCが論
理ローである時に発生する、何等の電流も実質的に流れ
ない場合にノード110の電圧をVDDになるようにす
る。実際には、小さな逆飽和電流が流れるが、もし抵抗
105の大きさが正しく設定されておればこの電流は無
視できる。EQLOCが論理ハイに切り替わった時、ト
ランジスタ103または104が最初はアクティブにな
るが、それはそのベース−エミッタ接合が低い電圧のビ
ットラインへと順方向バイアスされ、かつそのベース−
コレクタ接合が逆バイアスされるからである。コレクタ
電流がノード110に流れ込むよう供給される。適切な
電流により、ノード110の電圧は抵抗105における
IR降下のため降下し始める。しかしながら、トランジ
スタ101はノード110の電圧が(EQBIAS−V
BE)より低く降下することを防止する。トランジスタ
103またはトランジスタ104のベース電圧が(EQ
BIAS−VBE)よりダイオードの電圧降下1つ分だ
け上昇すると、余分のベース電荷がベース−コレクタダ
イオードを通して放電され、かつブーストが停止され
る。トランジスタ103のコレクタ電流が減少すると、
抵抗105がトランジスタ103のコレクタの電圧を増
大しトランジスタ103を飽和から外す。
【0027】再び図3を参照すると、図4のトランジス
タ103および104のベース−エミッタ接合の逆バイ
アスの2つのソースが識別できる。第一に、前にも述べ
たように、逆バイアスは書き込みサイクルの間に形成さ
れるかも知れない。プリチャージが完全である場合は、
ビットライン72および73の電圧は(EQLOC−V
BE)である。書き込みサイクルの間、EQLOCは論
理ローの電圧として与えられる。従って、EQLOCに
おける論理ハイの電圧と論理ローの電圧との間の差は最
悪のケースの状態での受入れ可能なトランジスタの寿命
を保証するために所定の値に限定されなければならな
い。第二に、書き込みサイクルの間に、図2のデータ入
力バッファ39は書き込みグローバルデータライン対に
差動的に記憶されるべきデータビットを提供する。コラ
ムデコーダ62は次に書き込みグローバルデータライン
対を選択されたビットライン対に結合するためにプリデ
コードされたコラム信号WLOC0−WLOC7を使用
する。最悪の場合のベース−エミッタ逆バイアスがEQ
LOCによって確立された所定の値より小さいことを保
証するため、図2のデータ入力バッファ39は書き込み
グローバルデータライン論理ハイの電圧、たとえば、W
GDL0または*WGDL0を(EQLOC−VBE)
に制限する。コラムデコーダ62は書き込みグローバル
データラインをビットライン対に結合する場合にはこの
電圧を少し低下することに注意を要する。
タ103および104のベース−エミッタ接合の逆バイ
アスの2つのソースが識別できる。第一に、前にも述べ
たように、逆バイアスは書き込みサイクルの間に形成さ
れるかも知れない。プリチャージが完全である場合は、
ビットライン72および73の電圧は(EQLOC−V
BE)である。書き込みサイクルの間、EQLOCは論
理ローの電圧として与えられる。従って、EQLOCに
おける論理ハイの電圧と論理ローの電圧との間の差は最
悪のケースの状態での受入れ可能なトランジスタの寿命
を保証するために所定の値に限定されなければならな
い。第二に、書き込みサイクルの間に、図2のデータ入
力バッファ39は書き込みグローバルデータライン対に
差動的に記憶されるべきデータビットを提供する。コラ
ムデコーダ62は次に書き込みグローバルデータライン
対を選択されたビットライン対に結合するためにプリデ
コードされたコラム信号WLOC0−WLOC7を使用
する。最悪の場合のベース−エミッタ逆バイアスがEQ
LOCによって確立された所定の値より小さいことを保
証するため、図2のデータ入力バッファ39は書き込み
グローバルデータライン論理ハイの電圧、たとえば、W
GDL0または*WGDL0を(EQLOC−VBE)
に制限する。コラムデコーダ62は書き込みグローバル
データラインをビットライン対に結合する場合にはこの
電圧を少し低下することに注意を要する。
【0028】制御信号EQLOCおよびWLOCおよび
他の関連ある信号の典型的な波形が図5に示されてい
る。示されている信号はWLOC、EQBIAS、B
L、*BL、およびEQLOCである。図5は、各々の
関連ある信号の時間に関する電圧の変化を示している。
水平軸に沿った“t1”と名付けられた時間上の点はほ
ぼ書き込みサイクルと読み出しサイクルの間の時間的な
分割点を示す。時間t1の前は、書き込みサイクルが進
行しており、t1と“t2”として示された時間との間
は書き込みリカバリ期間である。EQBIASはほぼ
4.2ボルトで一定である。書き込みサイクルの間、B
Lおよび*BLの間に電圧が展開される。先に述べたよ
うに、BLおよび*BLの電圧はビットライン対を選択
するため図3のコラムデコーダ62に結合された書き込
みグローバルデーターラインに図2のデータ入力バッフ
ァ39によって与えられる。図示された例では、2進1
がBLおよび*BLの間の正の差動電圧として与えられ
ている。BLはほぼ3.5ボルトであり、一方*BLは
VSSよりほぼVBE1個分だけ高い電圧、または約
0.7ボルトである。従って、選択されたメモリセルの
内容が書き込みサイクルの間にオーバライトされる場合
にデータの高速転送を保証するに十分な約2.8ボルト
の差動電圧が存在する。EQLOCは(VSS+2V
BE)、または約1.4ボルトである。書き込みリカバ
リ期間が始まると、EQLOCはt1において上昇し始
める。EQLOCが上昇するに応じて、*BLもまた上
昇する。同時に、WLOCが否定され、これは図4のト
ランジスタ108を導通的にし、ビットライン72およ
び73を一緒に結合する。*BLの電圧は、“t2”と
して示された時間において、それがBLの電圧とほぼ等
しくなるまで上昇する。“VRB1 03”として示され
た、最大逆バイアスはこの場合トランジスタ103にお
いて生ずる。図示された実施例においては、V
RB103は3.5−1.4=2.1ボルトである。V
RB103は従って図1の従来技術のビットライン負荷
20に関連する4.3ボルトのVRBMAXよりずっと
少ない。EQLOCのために選択された論理ハイおよび
論理ローの電圧、(図4に示された)トランジスタ10
6および107のソース電圧、および最終的に対応する
ビットラインに結合される(図2に示される)データ入
力バッファ39によって与えられる電圧は、最悪の場合
の条件下で少なくとも10年のトランジスタの平均寿命
を保証するために最悪のケースの逆バイアスをほぼ2.
1ボルトになることを保証する。EQLOCのための論
理ハイおよび論理ローの電圧はまた書き込みサイクルの
間におけるデータの高速転送を保証する。最悪の場合の
条件は与えられたメモリセルが連続的に、VDDに対し
最大仕様の電圧で、かつ最小仕様の温度で書き込まれる
場合に生ずる。他のトランジスタの寿命はより小さな最
悪の場合の逆バイアス電圧を選択することにより保証す
ることができることに注意を要する。
他の関連ある信号の典型的な波形が図5に示されてい
る。示されている信号はWLOC、EQBIAS、B
L、*BL、およびEQLOCである。図5は、各々の
関連ある信号の時間に関する電圧の変化を示している。
水平軸に沿った“t1”と名付けられた時間上の点はほ
ぼ書き込みサイクルと読み出しサイクルの間の時間的な
分割点を示す。時間t1の前は、書き込みサイクルが進
行しており、t1と“t2”として示された時間との間
は書き込みリカバリ期間である。EQBIASはほぼ
4.2ボルトで一定である。書き込みサイクルの間、B
Lおよび*BLの間に電圧が展開される。先に述べたよ
うに、BLおよび*BLの電圧はビットライン対を選択
するため図3のコラムデコーダ62に結合された書き込
みグローバルデーターラインに図2のデータ入力バッフ
ァ39によって与えられる。図示された例では、2進1
がBLおよび*BLの間の正の差動電圧として与えられ
ている。BLはほぼ3.5ボルトであり、一方*BLは
VSSよりほぼVBE1個分だけ高い電圧、または約
0.7ボルトである。従って、選択されたメモリセルの
内容が書き込みサイクルの間にオーバライトされる場合
にデータの高速転送を保証するに十分な約2.8ボルト
の差動電圧が存在する。EQLOCは(VSS+2V
BE)、または約1.4ボルトである。書き込みリカバ
リ期間が始まると、EQLOCはt1において上昇し始
める。EQLOCが上昇するに応じて、*BLもまた上
昇する。同時に、WLOCが否定され、これは図4のト
ランジスタ108を導通的にし、ビットライン72およ
び73を一緒に結合する。*BLの電圧は、“t2”と
して示された時間において、それがBLの電圧とほぼ等
しくなるまで上昇する。“VRB1 03”として示され
た、最大逆バイアスはこの場合トランジスタ103にお
いて生ずる。図示された実施例においては、V
RB103は3.5−1.4=2.1ボルトである。V
RB103は従って図1の従来技術のビットライン負荷
20に関連する4.3ボルトのVRBMAXよりずっと
少ない。EQLOCのために選択された論理ハイおよび
論理ローの電圧、(図4に示された)トランジスタ10
6および107のソース電圧、および最終的に対応する
ビットラインに結合される(図2に示される)データ入
力バッファ39によって与えられる電圧は、最悪の場合
の条件下で少なくとも10年のトランジスタの平均寿命
を保証するために最悪のケースの逆バイアスをほぼ2.
1ボルトになることを保証する。EQLOCのための論
理ハイおよび論理ローの電圧はまた書き込みサイクルの
間におけるデータの高速転送を保証する。最悪の場合の
条件は与えられたメモリセルが連続的に、VDDに対し
最大仕様の電圧で、かつ最小仕様の温度で書き込まれる
場合に生ずる。他のトランジスタの寿命はより小さな最
悪の場合の逆バイアス電圧を選択することにより保証す
ることができることに注意を要する。
【0029】図6は、図4のビットライン負荷とともに
使用するための制御信号発生回路64を部分的な回路図
形式で示す。回路64はNANDゲート121、Nチャ
ネルトランジスタ135,136,および137、抵抗
138、Pチャネルトランジスタ139、NPNトラン
ジスタ140,141,142,および143、Nチャ
ネルトランジスタ144、Pチャネルトランジスタ14
5、およびインバータ146を具備する。NANDゲー
ト121はPチャネルトランジスタ131および13
2、およびNチャネルトランジスタ133および134
を具備する。
使用するための制御信号発生回路64を部分的な回路図
形式で示す。回路64はNANDゲート121、Nチャ
ネルトランジスタ135,136,および137、抵抗
138、Pチャネルトランジスタ139、NPNトラン
ジスタ140,141,142,および143、Nチャ
ネルトランジスタ144、Pチャネルトランジスタ14
5、およびインバータ146を具備する。NANDゲー
ト121はPチャネルトランジスタ131および13
2、およびNチャネルトランジスタ133および134
を具備する。
【0030】トランジスタ131はEQBIASに接続
されたソース、信号BSを受けるためのゲート、そして
NANDゲート121の出力端子を提供するドレインを
有する。トランジスタ132はEQBIASに接続され
たソース、“CPW”と名付けられた信号を受けるため
のゲート、そしてトランジスタ131のドレインに接続
されたドレインを有する。トランジスタ133はトラン
ジスタ131のドレインに接続されたドレイン、信号B
Sを受けるためのゲート、およびソースを有する。トラ
ンジスタ132はトランジスタ133のソースに接続さ
れたドレイン、信号CPWを受けるためのゲート、そし
てVSSに接続されたソースを有する。トランジスタ1
35はドレイン、信号BSを受けるためのゲート、そし
てソースを有する。トランジスタ136はトランジスタ
135のソースに接続されたドレイン、信号CPWを受
けるためのゲート、およびソースを有する。トランジス
タ137はトランジスタ136のソースに接続されたド
レイン、トランジスタ131のドレインに接続されたゲ
ート、そしてVSSに接続されたソースを有する。抵抗
138はEQBIASに接続された第一の端子、そして
EQLOCを提供するための第二の端子を有する。トラ
ンジスタ139はEQBIASに接続されたソース、信
号WLOCを受けるためのゲート、そして抵抗138の
第二の端子に接続されたドレインを有する。トランジス
タ140はVDDに接続されたコレクタ、トランジスタ
131のドレインに接続されたベース、そして抵抗13
8の第二の端子およびトランジスタ139のドレインに
接続されたエミッタを有する。トランジスタ141はト
ランジスタ140のエミッタに接続されたコレクタ、抵
抗138の第二の端子におよびトランジスタ139のド
レインに接続されたベース、そしてトランジスタ135
のドレインに接続されたエミッタを有する。トランジス
タ142はトランジスタ141のエミッタに接続された
コレクタ、トランジスタ137のドレインに接続された
ベース、そしてVSSに接続されたエミッタを有する。
トランジスタ143はVDDに接続されたコレクタ、ト
ランジスタ131のドレインに接続されたベース、およ
びエミッタを有する。トランジスタ144はトランジス
タ141のエミッタに接続された第一の電流電極、V
DDに接続されたゲート、そしてトランジスタ143の
エミッタに接続された第二の電流電極を有する。トラン
ジスタ145はVDDに接続されたソース、信号WLO
Cを受けるためのゲート、そしてトランジスタ143の
エミッタに接続されたドレインを有する。インバータ1
46はトランジスタ143のエミッタに接続された入力
端子、そして信号WLOCを提供するための出力端子を
有する。
されたソース、信号BSを受けるためのゲート、そして
NANDゲート121の出力端子を提供するドレインを
有する。トランジスタ132はEQBIASに接続され
たソース、“CPW”と名付けられた信号を受けるため
のゲート、そしてトランジスタ131のドレインに接続
されたドレインを有する。トランジスタ133はトラン
ジスタ131のドレインに接続されたドレイン、信号B
Sを受けるためのゲート、およびソースを有する。トラ
ンジスタ132はトランジスタ133のソースに接続さ
れたドレイン、信号CPWを受けるためのゲート、そし
てVSSに接続されたソースを有する。トランジスタ1
35はドレイン、信号BSを受けるためのゲート、そし
てソースを有する。トランジスタ136はトランジスタ
135のソースに接続されたドレイン、信号CPWを受
けるためのゲート、およびソースを有する。トランジス
タ137はトランジスタ136のソースに接続されたド
レイン、トランジスタ131のドレインに接続されたゲ
ート、そしてVSSに接続されたソースを有する。抵抗
138はEQBIASに接続された第一の端子、そして
EQLOCを提供するための第二の端子を有する。トラ
ンジスタ139はEQBIASに接続されたソース、信
号WLOCを受けるためのゲート、そして抵抗138の
第二の端子に接続されたドレインを有する。トランジス
タ140はVDDに接続されたコレクタ、トランジスタ
131のドレインに接続されたベース、そして抵抗13
8の第二の端子およびトランジスタ139のドレインに
接続されたエミッタを有する。トランジスタ141はト
ランジスタ140のエミッタに接続されたコレクタ、抵
抗138の第二の端子におよびトランジスタ139のド
レインに接続されたベース、そしてトランジスタ135
のドレインに接続されたエミッタを有する。トランジス
タ142はトランジスタ141のエミッタに接続された
コレクタ、トランジスタ137のドレインに接続された
ベース、そしてVSSに接続されたエミッタを有する。
トランジスタ143はVDDに接続されたコレクタ、ト
ランジスタ131のドレインに接続されたベース、およ
びエミッタを有する。トランジスタ144はトランジス
タ141のエミッタに接続された第一の電流電極、V
DDに接続されたゲート、そしてトランジスタ143の
エミッタに接続された第二の電流電極を有する。トラン
ジスタ145はVDDに接続されたソース、信号WLO
Cを受けるためのゲート、そしてトランジスタ143の
エミッタに接続されたドレインを有する。インバータ1
46はトランジスタ143のエミッタに接続された入力
端子、そして信号WLOCを提供するための出力端子を
有する。
【0031】回路64は最初に入力信号の間で確立され
た論理的関係により、かつ次に図6に示された構成要素
が各機能を達成する方法により理解できる。BSは対応
するビットライン対が配置されているブロックがイネー
ブルされた時に論理ハイで肯定される信号である。CP
Wは対応するビットライン対への書き込みが生じた時に
論理ハイで肯定される信号であり、かつグループCPW
0−CPW7の内の1つの信号に対応する。トランジス
タ140のエミッタに与えられる、EQLOCは信号B
SおよびCPWの間の論理的NANDである。これに対
し、WLOCはCPWおよびBSの間の論理的NAND
の反転として、言い換えれば、BSおよびCPWの間の
論理的ANDとして与えられる。WLOCは、ほぼV
DDの論理ハイおよびほぼVSSの論理ローを有する、
CMOSレベルで与えられ、一方EQLOCはほぼEQ
BIASの論理ハイ、およびほぼVSS+2VBEの論
理ローを有するものとして与えられる。前に述べたよう
に、EQLOCの論理ロー電圧の制限は図4のトランジ
スタ103および104の平均寿命を改善する。
た論理的関係により、かつ次に図6に示された構成要素
が各機能を達成する方法により理解できる。BSは対応
するビットライン対が配置されているブロックがイネー
ブルされた時に論理ハイで肯定される信号である。CP
Wは対応するビットライン対への書き込みが生じた時に
論理ハイで肯定される信号であり、かつグループCPW
0−CPW7の内の1つの信号に対応する。トランジス
タ140のエミッタに与えられる、EQLOCは信号B
SおよびCPWの間の論理的NANDである。これに対
し、WLOCはCPWおよびBSの間の論理的NAND
の反転として、言い換えれば、BSおよびCPWの間の
論理的ANDとして与えられる。WLOCは、ほぼV
DDの論理ハイおよびほぼVSSの論理ローを有する、
CMOSレベルで与えられ、一方EQLOCはほぼEQ
BIASの論理ハイ、およびほぼVSS+2VBEの論
理ローを有するものとして与えられる。前に述べたよう
に、EQLOCの論理ロー電圧の制限は図4のトランジ
スタ103および104の平均寿命を改善する。
【0032】NANDゲート121の出力端子はトラン
ジスタ131のドレインによって与えられる。NAND
ゲート121の出力端子が論理ハイの場合は、トランジ
スタ140のベース−エミッタ接合は順方向バイアスさ
れEQLOCを論理ハイとして提供する。NANDゲー
ト121の出力が論理ハイである場合は、トランジスタ
131またはトランジスタ132、あるいは両方、は導
通的になる。双方のトランジスタ131および132は
電圧EQBIASに接続されたPチャネルトランジスタ
であるから、およそ4.2ボルトにおいて、ゲートの論
理ローの電圧が該トランジスタを導通的にする。各トラ
ンジスタのドレイン−ソース電圧VDSはほぼ0ボルト
であり、かつNANDゲート121の出力端子の電圧は
ほぼEQBIASになっている。従って、EQLOCの
論理ハイの電圧はほぼEQBIASである。一方、(E
QBIAS−VBE)がインバータ146の入力端子に
発生しかつトランジスタ145によりVDDにラッチさ
れる。この電圧はインバータ146により論理ハイとし
て認識され、かつインバータ136の出力端子は論理ロ
ーに駆動される。トランジスタ139は飽和するように
され、EQLOCをEQBIASに増大する。従って、
要するにインバータ146およびトランジスタ139は
EQLOCが一旦論理ローから論理ハイに移るとEQL
OCをEQBIASに増大するための弱いラッチを形成
する。トランジスタ137はNANDゲート121の出
力により導通的にされ、かつトランジスタ142のベー
スをVSSに接続し、トランジスタ142のベース−エ
ミッタ接合が順方向バイアスされるのを防止し、かつ従
ってトランジスタ141または142のコレクタに何等
の電流も流れ込まないようにする。
ジスタ131のドレインによって与えられる。NAND
ゲート121の出力端子が論理ハイの場合は、トランジ
スタ140のベース−エミッタ接合は順方向バイアスさ
れEQLOCを論理ハイとして提供する。NANDゲー
ト121の出力が論理ハイである場合は、トランジスタ
131またはトランジスタ132、あるいは両方、は導
通的になる。双方のトランジスタ131および132は
電圧EQBIASに接続されたPチャネルトランジスタ
であるから、およそ4.2ボルトにおいて、ゲートの論
理ローの電圧が該トランジスタを導通的にする。各トラ
ンジスタのドレイン−ソース電圧VDSはほぼ0ボルト
であり、かつNANDゲート121の出力端子の電圧は
ほぼEQBIASになっている。従って、EQLOCの
論理ハイの電圧はほぼEQBIASである。一方、(E
QBIAS−VBE)がインバータ146の入力端子に
発生しかつトランジスタ145によりVDDにラッチさ
れる。この電圧はインバータ146により論理ハイとし
て認識され、かつインバータ136の出力端子は論理ロ
ーに駆動される。トランジスタ139は飽和するように
され、EQLOCをEQBIASに増大する。従って、
要するにインバータ146およびトランジスタ139は
EQLOCが一旦論理ローから論理ハイに移るとEQL
OCをEQBIASに増大するための弱いラッチを形成
する。トランジスタ137はNANDゲート121の出
力により導通的にされ、かつトランジスタ142のベー
スをVSSに接続し、トランジスタ142のベース−エ
ミッタ接合が順方向バイアスされるのを防止し、かつ従
ってトランジスタ141または142のコレクタに何等
の電流も流れ込まないようにする。
【0033】NANDゲート121の出力端子が論理ロ
ーである場合には、これはBSおよびCPWの双方が論
理ハイになることによって引き起こされるが、EQLO
Cはおよそ(VSS+2VBE)で与えられる。トラン
ジスタ140のベース−エミッタ接合が逆バイアスさ
れ、かつトランジスタ139が非導通となる。トランジ
スタ135および136は双方とも導通しかつトランジ
スタ142のコレクタをトランジスタ142のベースに
結合する。トランジスタ137は非導通になる。従っ
て、EQLOCは2個のダイオード接続されたトランジ
スタ141および142によりVSSに接続される。抵
抗138はトランジスタ141および142のベース−
エミッタダイオードを順方向バイアスされた状態に保つ
ためバイアス電流を提供する。
ーである場合には、これはBSおよびCPWの双方が論
理ハイになることによって引き起こされるが、EQLO
Cはおよそ(VSS+2VBE)で与えられる。トラン
ジスタ140のベース−エミッタ接合が逆バイアスさ
れ、かつトランジスタ139が非導通となる。トランジ
スタ135および136は双方とも導通しかつトランジ
スタ142のコレクタをトランジスタ142のベースに
結合する。トランジスタ137は非導通になる。従っ
て、EQLOCは2個のダイオード接続されたトランジ
スタ141および142によりVSSに接続される。抵
抗138はトランジスタ141および142のベース−
エミッタダイオードを順方向バイアスされた状態に保つ
ためバイアス電流を提供する。
【0034】WLOCに関しては、NANDゲート12
1の出力が論理ハイの場合、インバータ146の入力端
子の電圧が論理ハイであり、かつインバータ146の出
力端子は論理ローである。トランジスタ145は次に導
通してインバータ146の入力端子の電圧が論理ローか
ら論理ハイに移った時弱いラッチを与える。NANDゲ
ート121の出力が論理ローに切り替わった時、トラン
ジスタ143は非導通となる。インバータ146の入力
端子に表れるハイの電圧は次にトランジスタ144を導
通的にし、かつインバータ146の入力端子の電圧を、
それがインバータ146のスイッチングポイントより低
くなるまで、トランジスタ142を介しVSSに放電さ
せる。回路64は図5に示される波形を提供するための
1つの実施例にすぎず、かつ他の回路も可能であること
を思い起こすべきである。
1の出力が論理ハイの場合、インバータ146の入力端
子の電圧が論理ハイであり、かつインバータ146の出
力端子は論理ローである。トランジスタ145は次に導
通してインバータ146の入力端子の電圧が論理ローか
ら論理ハイに移った時弱いラッチを与える。NANDゲ
ート121の出力が論理ローに切り替わった時、トラン
ジスタ143は非導通となる。インバータ146の入力
端子に表れるハイの電圧は次にトランジスタ144を導
通的にし、かつインバータ146の入力端子の電圧を、
それがインバータ146のスイッチングポイントより低
くなるまで、トランジスタ142を介しVSSに放電さ
せる。回路64は図5に示される波形を提供するための
1つの実施例にすぎず、かつ他の回路も可能であること
を思い起こすべきである。
【0035】以上の説明では、改良された書き込みリカ
バリおよび改良された信頼性を備えたメモリが述べられ
た。図示された実施例では、メモリは複数のメモリブロ
ックを有し、各メモリブロックはローカルワードライン
およびビットライン対の交差部に位置する複数のメモリ
セルを有する。各々のビットライン対には第一および第
二のバイポーラトランジスタ、および第三、第四、およ
び第五のPチャネルMOSトランジスタを備えたビット
ライン負荷が結合されている。第一および第二のバイポ
ーラトランジスタは最悪の場合の逆バイアスが所定の値
に限定されるようにバイアスされている。最悪の場合の
逆バイアスの限定は前記第一および第二のトランジスタ
のベースをバイアスするために使用される等価信号の論
理ハイの電圧を制限し、前記等価信号の最小の論理ロー
の電圧を与え、かつ書き込みサイクルの間のビットライ
ンの論理ハイの電圧を制限することにより達成される。
前記所定の値は前記第一および第二のトランジスタの、
最悪の場合の逆バイアスの印加が最悪の場合の条件下で
与えられた平均寿命を保証するように選択される。バイ
ポーラトランジスタを用いることにより、ビットライン
負荷は高速の書き込みリカバリを提供し、かつ最悪の場
合の逆バイアスの制限が信頼性を改善する。
バリおよび改良された信頼性を備えたメモリが述べられ
た。図示された実施例では、メモリは複数のメモリブロ
ックを有し、各メモリブロックはローカルワードライン
およびビットライン対の交差部に位置する複数のメモリ
セルを有する。各々のビットライン対には第一および第
二のバイポーラトランジスタ、および第三、第四、およ
び第五のPチャネルMOSトランジスタを備えたビット
ライン負荷が結合されている。第一および第二のバイポ
ーラトランジスタは最悪の場合の逆バイアスが所定の値
に限定されるようにバイアスされている。最悪の場合の
逆バイアスの限定は前記第一および第二のトランジスタ
のベースをバイアスするために使用される等価信号の論
理ハイの電圧を制限し、前記等価信号の最小の論理ロー
の電圧を与え、かつ書き込みサイクルの間のビットライ
ンの論理ハイの電圧を制限することにより達成される。
前記所定の値は前記第一および第二のトランジスタの、
最悪の場合の逆バイアスの印加が最悪の場合の条件下で
与えられた平均寿命を保証するように選択される。バイ
ポーラトランジスタを用いることにより、ビットライン
負荷は高速の書き込みリカバリを提供し、かつ最悪の場
合の逆バイアスの制限が信頼性を改善する。
【0036】図7は、従来技術に関わるBICMOS論
理回路150を回路図形式で示す。論理回路150は、
Pチャネルトランジスタ151、Nチャネルトランジス
タ152,153,および154、そしてNPN型バイ
ポーラトランジスタ155および156を具備する。ト
ランジスタ151はVDDに接続されたソース、“V
IN”と名付けられた入力信号を受けるためのゲート、
およびノード157に接続されたドレインを有する。ト
ランジスタ152はトランジスタ151のドレインに接
続されたドレイン、VINを受けるためのゲート、そし
てVSSに接続されたソースを有する。トランジスタ1
53は“VOUT”と名付けられた信号に接続されたド
レイン、VINを受けるためのゲート、およびソースを
有する。トランジスタ154はトランジスタ153のソ
ースに接続されたドレイン、トランジスタ151のドレ
インに接続されたゲート、そしてVSSに接続されたソ
ースを有する。トランジスタ155はVDDに接続され
たコレクタ、ノード157においてトランジスタ151
のドレインに接続されたベース、そしてVOUTを提供
するためのエミッタを有する。トランジスタ156はト
ランジスタ155のエミッタに接続されたコレクタ、ト
ランジスタ153のソースに接続されたベース、そして
VSSに接続されたエミッタを有する。
理回路150を回路図形式で示す。論理回路150は、
Pチャネルトランジスタ151、Nチャネルトランジス
タ152,153,および154、そしてNPN型バイ
ポーラトランジスタ155および156を具備する。ト
ランジスタ151はVDDに接続されたソース、“V
IN”と名付けられた入力信号を受けるためのゲート、
およびノード157に接続されたドレインを有する。ト
ランジスタ152はトランジスタ151のドレインに接
続されたドレイン、VINを受けるためのゲート、そし
てVSSに接続されたソースを有する。トランジスタ1
53は“VOUT”と名付けられた信号に接続されたド
レイン、VINを受けるためのゲート、およびソースを
有する。トランジスタ154はトランジスタ153のソ
ースに接続されたドレイン、トランジスタ151のドレ
インに接続されたゲート、そしてVSSに接続されたソ
ースを有する。トランジスタ155はVDDに接続され
たコレクタ、ノード157においてトランジスタ151
のドレインに接続されたベース、そしてVOUTを提供
するためのエミッタを有する。トランジスタ156はト
ランジスタ155のエミッタに接続されたコレクタ、ト
ランジスタ153のソースに接続されたベース、そして
VSSに接続されたエミッタを有する。
【0037】論理回路150は、出力信号VOUTを与
えるために入力信号VINの論理的反転を行う。V
OUTは2つのバイポーラトランジスタ155または1
56のいずれかにより与えられ、(VDD−VBE)の
所望の論理ハイ出力電圧、および(VSS+VBE)の
論理ローの出力電圧を有する。VINが論理ハイの場合
には、トランジスタ151は非導通であり、かつトラン
ジスタ152および153は導通している。トランジス
タ152のドレインはほぼVSSであり、従ってトラン
ジスタ154は非導通である。トランジスタ155のベ
ースはほぼVSSであり、トランジスタ155のベース
−エミッタ接合が順方向バイアスになるのを防止する。
トランジスタ153は導通しており、かつトランジスタ
153のゲート−ソース電圧(VGS)は十分大きくド
レイン−ソース電圧(VDS)をほぼ0にする。トラン
ジスタ156のベースは従って実質的にトランジスタ1
56のコレクタに結合する。トランジスタ156のベー
スはVSSよりVBE1つ分高く、かつこのためV
OUTは(VSS+VBE)に等しい。VINが論理ロ
ーの場合は、トランジスタ151は導通になり、かつト
ランジスタ155のベースの電圧は増大する。トランジ
スタ151のVGSはドレイン−ソース電圧VDSをほ
ぼ0とするのに十分大きい。ノード157の電圧は従っ
てほぼVDDに等しくなる。トランジスタ152および
153は双方とも非導通である。トランジスタ154は
トランジスタ156のベースを、それにエミッタが結合
されている電圧である、VSSに結合し、これはトラン
ジスタ156が導通になるのを防止する。所望の出力電
圧VOUTはほぼVDDマイナストランジスタ155の
VBEに等しい。
えるために入力信号VINの論理的反転を行う。V
OUTは2つのバイポーラトランジスタ155または1
56のいずれかにより与えられ、(VDD−VBE)の
所望の論理ハイ出力電圧、および(VSS+VBE)の
論理ローの出力電圧を有する。VINが論理ハイの場合
には、トランジスタ151は非導通であり、かつトラン
ジスタ152および153は導通している。トランジス
タ152のドレインはほぼVSSであり、従ってトラン
ジスタ154は非導通である。トランジスタ155のベ
ースはほぼVSSであり、トランジスタ155のベース
−エミッタ接合が順方向バイアスになるのを防止する。
トランジスタ153は導通しており、かつトランジスタ
153のゲート−ソース電圧(VGS)は十分大きくド
レイン−ソース電圧(VDS)をほぼ0にする。トラン
ジスタ156のベースは従って実質的にトランジスタ1
56のコレクタに結合する。トランジスタ156のベー
スはVSSよりVBE1つ分高く、かつこのためV
OUTは(VSS+VBE)に等しい。VINが論理ロ
ーの場合は、トランジスタ151は導通になり、かつト
ランジスタ155のベースの電圧は増大する。トランジ
スタ151のVGSはドレイン−ソース電圧VDSをほ
ぼ0とするのに十分大きい。ノード157の電圧は従っ
てほぼVDDに等しくなる。トランジスタ152および
153は双方とも非導通である。トランジスタ154は
トランジスタ156のベースを、それにエミッタが結合
されている電圧である、VSSに結合し、これはトラン
ジスタ156が導通になるのを防止する。所望の出力電
圧VOUTはほぼVDDマイナストランジスタ155の
VBEに等しい。
【0038】自己ブーストの問題はVOUTが、VSS
よりVBE1つ分だけ高い、論理ローから論理ハイに変
化し、かつ論理回路150(図示せず)により駆動され
る負荷が高度に容量的である場合に発生する。高度に容
量的な負荷はその間の電圧の急激な変化に抵抗する。従
って、大きなベース−エミッタ電圧がVINが論理ハイ
から論理ローに切り替わった直後にトランジスタ155
のベース−エミッタ接合に展開される。大きなベース−
エミッタ電圧はベース−エミッタPN接合に大きな接合
容量を形成させる。VOUT(ベース−エミッタ容量の
負電圧端子における電圧)が上昇するに応じて、ノード
157(該ベース−エミッタ容量の正電圧端子)の電圧
がこれに応じて増強される。ベースにおける電圧の自己
ブーストは次にVOUTを増大させる。自己ブーストは
最終的にはトランジスタ155のベースの電圧がベース
−コレクタ電圧がダイオード電圧降下1つ分だけ超過す
るレベルに上昇した時、あるいはノード157がトラン
ジスタ151を介してVD Dに放電したときに停止す
る。典型的には、この電圧はほぼ(VDD+VBE)に
等しいが、エミッタ領域はバイポーラトランジスタの大
きさを決定するために使用されるから、ベース−コレク
タ間のダイオードのダイオード電圧降下は必ずしもV
BEに等しくはない。いくつかの回路においては、電圧
のこの上昇の効果は特に有害である。たとえば、図2の
データ入力バッファ39が自己ブーストに陥り易い場合
は、図4のビットライン負荷74の対応するバイポーラ
トランジスタの最悪の場合の逆バイアスが増大し、トラ
ンジスタの平均寿命を低下させる。
よりVBE1つ分だけ高い、論理ローから論理ハイに変
化し、かつ論理回路150(図示せず)により駆動され
る負荷が高度に容量的である場合に発生する。高度に容
量的な負荷はその間の電圧の急激な変化に抵抗する。従
って、大きなベース−エミッタ電圧がVINが論理ハイ
から論理ローに切り替わった直後にトランジスタ155
のベース−エミッタ接合に展開される。大きなベース−
エミッタ電圧はベース−エミッタPN接合に大きな接合
容量を形成させる。VOUT(ベース−エミッタ容量の
負電圧端子における電圧)が上昇するに応じて、ノード
157(該ベース−エミッタ容量の正電圧端子)の電圧
がこれに応じて増強される。ベースにおける電圧の自己
ブーストは次にVOUTを増大させる。自己ブーストは
最終的にはトランジスタ155のベースの電圧がベース
−コレクタ電圧がダイオード電圧降下1つ分だけ超過す
るレベルに上昇した時、あるいはノード157がトラン
ジスタ151を介してVD Dに放電したときに停止す
る。典型的には、この電圧はほぼ(VDD+VBE)に
等しいが、エミッタ領域はバイポーラトランジスタの大
きさを決定するために使用されるから、ベース−コレク
タ間のダイオードのダイオード電圧降下は必ずしもV
BEに等しくはない。いくつかの回路においては、電圧
のこの上昇の効果は特に有害である。たとえば、図2の
データ入力バッファ39が自己ブーストに陥り易い場合
は、図4のビットライン負荷74の対応するバイポーラ
トランジスタの最悪の場合の逆バイアスが増大し、トラ
ンジスタの平均寿命を低下させる。
【0039】図8は、図7の従来技術のBICMOS論
理回路150に関連する自己ブースト現象を示すタイミ
ング図である。縦軸は電圧を示し、かつ水平軸は時間を
示している。“t3”として示された時間の少し前に、
VINは論理ハイから論理ローに切り替わる(図8には
示していない)。間もなく、“VBE155”と名付け
られたトランジスタ155のベース−エミッタ電圧が順
方向バイアスのダイオード電圧降下より実質的に高く上
昇する。この大きな電圧は図7の回路150がVOUT
に結合された大きな容量負荷を瞬時に切り替えることが
できないことに応じて発生する。大きなベース−エミッ
タ電圧はベース−エミッタ拡散容量を実質的に増大させ
る。“V157”と名付けられた、ノード157の電圧
は上昇し始め、かつVOUTもまた上昇する。しかしな
がら、V157は、トランジスタ155の自己ブースト
により、時間t3の付近で正の電源電圧VDDに到達し
かつこれを超える。その結果、エミッタの電圧よりV
BE1つ分だけ低い状態でエミッタに従う、VOUTは
縦軸で“VDD−VBE”と名付けられた、その所望の
値に到達しかつこれを超える。V157がVDDを超え
た時、VDDに対する放電経路がトランジスタ151を
介して確立される。V157が増大し続けるか否かはト
ランジスタ151の大きさに依存する。もしV157が
増大し続ければ、時間t3のすぐ後にV157はVDD
よりベース−コレクタのダイオード電圧降下1つ分高い
値に到達する。この時点で、ベース−コレクタのダイオ
ードは順方向バスアスされ、かつトランジスタ155の
ベースにおける電荷の蓄積はトランジスタ157を通っ
てVDDに放電し始める。トランジスタ151またはト
ンジスタ157がV157をVDDに放電できるが、V
157がVDDを超えるや否や、VOUTはその所望の
値を超える。しかしながら、V157が降下し始める一
方で、VOUTの電圧はほとんど固定された状態に留ま
るが、これはVOU Tに対しては何等の放電経路も与え
られないからである。従って、VOUTは所望の値、
(VDD−VBE)より高い値に留まる。図2のデータ
入力バッファ39のような、いくつかの回路のアプリケ
ーションにおいては、VOUTに対するそのような論理
ハイの電圧はメモリの動作にとって有害となり得る。
理回路150に関連する自己ブースト現象を示すタイミ
ング図である。縦軸は電圧を示し、かつ水平軸は時間を
示している。“t3”として示された時間の少し前に、
VINは論理ハイから論理ローに切り替わる(図8には
示していない)。間もなく、“VBE155”と名付け
られたトランジスタ155のベース−エミッタ電圧が順
方向バイアスのダイオード電圧降下より実質的に高く上
昇する。この大きな電圧は図7の回路150がVOUT
に結合された大きな容量負荷を瞬時に切り替えることが
できないことに応じて発生する。大きなベース−エミッ
タ電圧はベース−エミッタ拡散容量を実質的に増大させ
る。“V157”と名付けられた、ノード157の電圧
は上昇し始め、かつVOUTもまた上昇する。しかしな
がら、V157は、トランジスタ155の自己ブースト
により、時間t3の付近で正の電源電圧VDDに到達し
かつこれを超える。その結果、エミッタの電圧よりV
BE1つ分だけ低い状態でエミッタに従う、VOUTは
縦軸で“VDD−VBE”と名付けられた、その所望の
値に到達しかつこれを超える。V157がVDDを超え
た時、VDDに対する放電経路がトランジスタ151を
介して確立される。V157が増大し続けるか否かはト
ランジスタ151の大きさに依存する。もしV157が
増大し続ければ、時間t3のすぐ後にV157はVDD
よりベース−コレクタのダイオード電圧降下1つ分高い
値に到達する。この時点で、ベース−コレクタのダイオ
ードは順方向バスアスされ、かつトランジスタ155の
ベースにおける電荷の蓄積はトランジスタ157を通っ
てVDDに放電し始める。トランジスタ151またはト
ンジスタ157がV157をVDDに放電できるが、V
157がVDDを超えるや否や、VOUTはその所望の
値を超える。しかしながら、V157が降下し始める一
方で、VOUTの電圧はほとんど固定された状態に留ま
るが、これはVOU Tに対しては何等の放電経路も与え
られないからである。従って、VOUTは所望の値、
(VDD−VBE)より高い値に留まる。図2のデータ
入力バッファ39のような、いくつかの回路のアプリケ
ーションにおいては、VOUTに対するそのような論理
ハイの電圧はメモリの動作にとって有害となり得る。
【0040】図9は、本発明に関わる論理回路160の
1つの実施例を部分的な回路図形式で示す。論理回路1
60はNPNトランジスタ161、抵抗162、Pチャ
ネルトランジスタ163、Nチャネルトランジスタ16
4,165,および166、インバータ167、NPN
トランジスタ168および169を具備する。トランジ
スタ161はVDDに接続されたコレクタ、“VR1”
と名付けられた基準電圧を受けるためのベース、そして
ノード170に結合されたエミッタを有する。抵抗16
2は“VR2”と名付けられた基準電圧を受けるための
第一の端子、およびノード170においてトランジスタ
161のエミッタに接続された第二の端子を有する。ト
ランジスタ163はトランジスタ161のエミッタに接
続されたソース、“*DATAIN”と名付けられた信
号を受けるためのゲート、そしてノード171に接続さ
れたドレインを有する。トランジスタ164はトランジ
スタ163のドレインに接続されたドレイン、*DAT
AINを受けるためのゲート、そしてVSSに接続され
たソースを有する。トランジスタ165はドレイン、*
DATAINを受けるためのゲート、そしてソースを有
する。トランジスタ166はトランジスタ165のソー
スに接続されたドレイン、ゲート、そしてVSSに接続
されたソースを有する。インバータ167は*DATA
INを受けるための入力端子、そしてトランジスタ16
6のゲートに接続された出力端子を有する。トランジス
タ168はVDDに接続されたコレクタ、トランジスタ
163のドレインに接続されたベース、そしてトランジ
スタ165のドレインに接続され、かつ“WGDL”と
名付けられた信号を提供するエミッタを有する。トラン
ジスタ169はトランジスタ168のエミッタに接続さ
れたコレクタ、トランジスタ165のソースに接続され
たベース、そしてVSSに接続されたエミッタを有す
る。
1つの実施例を部分的な回路図形式で示す。論理回路1
60はNPNトランジスタ161、抵抗162、Pチャ
ネルトランジスタ163、Nチャネルトランジスタ16
4,165,および166、インバータ167、NPN
トランジスタ168および169を具備する。トランジ
スタ161はVDDに接続されたコレクタ、“VR1”
と名付けられた基準電圧を受けるためのベース、そして
ノード170に結合されたエミッタを有する。抵抗16
2は“VR2”と名付けられた基準電圧を受けるための
第一の端子、およびノード170においてトランジスタ
161のエミッタに接続された第二の端子を有する。ト
ランジスタ163はトランジスタ161のエミッタに接
続されたソース、“*DATAIN”と名付けられた信
号を受けるためのゲート、そしてノード171に接続さ
れたドレインを有する。トランジスタ164はトランジ
スタ163のドレインに接続されたドレイン、*DAT
AINを受けるためのゲート、そしてVSSに接続され
たソースを有する。トランジスタ165はドレイン、*
DATAINを受けるためのゲート、そしてソースを有
する。トランジスタ166はトランジスタ165のソー
スに接続されたドレイン、ゲート、そしてVSSに接続
されたソースを有する。インバータ167は*DATA
INを受けるための入力端子、そしてトランジスタ16
6のゲートに接続された出力端子を有する。トランジス
タ168はVDDに接続されたコレクタ、トランジスタ
163のドレインに接続されたベース、そしてトランジ
スタ165のドレインに接続され、かつ“WGDL”と
名付けられた信号を提供するエミッタを有する。トラン
ジスタ169はトランジスタ168のエミッタに接続さ
れたコレクタ、トランジスタ165のソースに接続され
たベース、そしてVSSに接続されたエミッタを有す
る。
【0041】*DATAINが論理ハイの場合、トラン
ジスタ163は非導通になる。トランジスタ164は導
通しており、かつ*DATAINはVSSよりずっと大
きいから、トランジスタ164のVDSはほぼゼロに等
しくかつノード171はほぼVSSに結合される。トラ
ンジスタ165は導通し、トランジスタ169のコレク
タをトランジスタ169のベースに接続し、かつトラン
ジスタ166は非導通になる。従って、WGDLはV
SSよりVBE1つ分高い論理ローで与えられる。トラ
ンジスタ163は非導通であるから、何等の電流も抵抗
162を通って流れず、かつノード170の電圧はV
R2に等しい。*DATAINが次に論理ローで与えら
れ、トランジスタ165が非導通になり、かつトランジ
スタ166が導通になりそして本質的にトランジスタ1
69のベースをVSSに結合する。トランジスタ164
は非導通になり、かつトランジスタ163は導通にな
る。*DATAINはVR2よりずっと低いから、トラ
ンジスタ163のVDSはほぼゼロである。ノード17
1の電圧はベース電流が流れ始めるに応じて上昇し始め
る。しかしながら、ベース電流が流れ始めると、ノード
170の電圧は減少する。ノード170の電圧はVR2
マイナス抵抗162の電流×抵抗による電圧降下(IR
降下)がVR1マイナストランジスタ161のVBEに
等しくなるまで低下する。トランジスタ161のVBE
は電流が流れる場合のノード170の最小電圧、すなわ
ち(VR1−VBE)を決定する。
ジスタ163は非導通になる。トランジスタ164は導
通しており、かつ*DATAINはVSSよりずっと大
きいから、トランジスタ164のVDSはほぼゼロに等
しくかつノード171はほぼVSSに結合される。トラ
ンジスタ165は導通し、トランジスタ169のコレク
タをトランジスタ169のベースに接続し、かつトラン
ジスタ166は非導通になる。従って、WGDLはV
SSよりVBE1つ分高い論理ローで与えられる。トラ
ンジスタ163は非導通であるから、何等の電流も抵抗
162を通って流れず、かつノード170の電圧はV
R2に等しい。*DATAINが次に論理ローで与えら
れ、トランジスタ165が非導通になり、かつトランジ
スタ166が導通になりそして本質的にトランジスタ1
69のベースをVSSに結合する。トランジスタ164
は非導通になり、かつトランジスタ163は導通にな
る。*DATAINはVR2よりずっと低いから、トラ
ンジスタ163のVDSはほぼゼロである。ノード17
1の電圧はベース電流が流れ始めるに応じて上昇し始め
る。しかしながら、ベース電流が流れ始めると、ノード
170の電圧は減少する。ノード170の電圧はVR2
マイナス抵抗162の電流×抵抗による電圧降下(IR
降下)がVR1マイナストランジスタ161のVBEに
等しくなるまで低下する。トランジスタ161のVBE
は電流が流れる場合のノード170の最小電圧、すなわ
ち(VR1−VBE)を決定する。
【0042】図9は、WGDLが*DATAINの論理
的反転に応じて与えられる実施例を示していることに注
意を要する。もし該論理操作の結果が真(*DATA
INが論理ロー)であれば、トランジスタ168は導通
となりWGDLに論理ハイの出力電圧を提供する。もし
該論理操作の結果が偽(*DATAINが論理ハイ)で
あれば、トランジスタ169のコレクタがトランジスタ
169のベースに結合されかつVSSよりベース−エミ
ッタ電圧1つ分高い論理ローの電圧がWGDLに与えら
れる。しかしながら、本発明の範囲内で他の論理的操作
も考えられている。たとえば、それぞれ第一および第二
のアクティブロー入力信号を受信する2つのPチャネル
トランジスタをノード170および171の間に直列に
接続し、ノード171およびVSSの間に互いに並列に
結合された第一および第二の入力信号をそれぞれ受ける
2つのNチャネルトランジスタを用いて、2入力NOR
ゲートを形成することができる。もし該NOR操作の結
果が真(双方の入力が論理ロー)であれば、前記2つの
Pチャネルトランジスタは導通となりかつノード170
がノード171に結合されてWGDLに論理ハイを提供
する。もし第一または第二の入力信号のいずれかが論理
ハイ(論理NORの結果が偽)であれば、トランジスタ
168は非導通とされかつWGDLが論理ローで与えら
れる。そのような回路において、本発明は同様にトラン
ジスタ168のベースの自己ブーストを防止する。
的反転に応じて与えられる実施例を示していることに注
意を要する。もし該論理操作の結果が真(*DATA
INが論理ロー)であれば、トランジスタ168は導通
となりWGDLに論理ハイの出力電圧を提供する。もし
該論理操作の結果が偽(*DATAINが論理ハイ)で
あれば、トランジスタ169のコレクタがトランジスタ
169のベースに結合されかつVSSよりベース−エミ
ッタ電圧1つ分高い論理ローの電圧がWGDLに与えら
れる。しかしながら、本発明の範囲内で他の論理的操作
も考えられている。たとえば、それぞれ第一および第二
のアクティブロー入力信号を受信する2つのPチャネル
トランジスタをノード170および171の間に直列に
接続し、ノード171およびVSSの間に互いに並列に
結合された第一および第二の入力信号をそれぞれ受ける
2つのNチャネルトランジスタを用いて、2入力NOR
ゲートを形成することができる。もし該NOR操作の結
果が真(双方の入力が論理ロー)であれば、前記2つの
Pチャネルトランジスタは導通となりかつノード170
がノード171に結合されてWGDLに論理ハイを提供
する。もし第一または第二の入力信号のいずれかが論理
ハイ(論理NORの結果が偽)であれば、トランジスタ
168は非導通とされかつWGDLが論理ローで与えら
れる。そのような回路において、本発明は同様にトラン
ジスタ168のベースの自己ブーストを防止する。
【0043】ノード171の電圧はトランジスタ161
が導通するためそれが(VR1−VBE)に等しくなる
まで急速に増大する。ノード171の電圧が(VR1−
VB E)に到達すると、トランジスタ161が非導通に
なりかつ、今や抵抗162を通って供給されている、ト
ランジスタ168のためのベース電流が低減される。抵
抗162を通り供給されるものより多くのトランジスタ
168のための余分のベース電流が次にトランジスタ1
68のベース−エミッタ接合容量により供給される。自
己ブースト現象がノード171の電圧を(VR1−V
BE)を超えて増大させるよう作用する。しかしなが
ら、ノード171の電圧が(VR1−VBEを超えて上
昇し始めると、ベース電流がもはやトランジスタ161
を通って供給されなくなり、かつVR2およびノード1
71の間のインピーダンスがトランジスタ161が導通
していた場合のVR1とノード171との間のインピー
ダンスよりずっと大きくなる。図10は、ノード171
およびVR1またはVR2の間の“Z”と名付けられた
特性インピーダンスを縦軸に、VR1およびノード17
1の間の電圧差を横軸にプロットしている。“v1”と
して示された電圧の右側に、該インピーダンスがVR2
とノード171との間に示されておりかつトランジスタ
163、すなわちトランジスタ163のオン抵抗、によ
り決定される。しかしながら、ノード171の電圧(V
171)が自己ブーストにより上昇するに応じて、電圧
差(VR1−V171)が減少し、かつ結局はトランジ
スタ161が非導通になりかつZが抵抗162およびV
R2によって決定されるようになる。(VR1−
VBE)の電圧差に等しい、v1の左側では、Zは抵抗
162によって決定される。このインピーダンスはずっ
と大きく、かつトランジスタ168に供給されるベース
電流を低減する。トランジスタ168に供給されるベー
ス電流の減少とともに、ベース−エミッタ容量が放電し
始め、残りのベース電流を供給し、これは自己ブースト
を停止させる。
が導通するためそれが(VR1−VBE)に等しくなる
まで急速に増大する。ノード171の電圧が(VR1−
VB E)に到達すると、トランジスタ161が非導通に
なりかつ、今や抵抗162を通って供給されている、ト
ランジスタ168のためのベース電流が低減される。抵
抗162を通り供給されるものより多くのトランジスタ
168のための余分のベース電流が次にトランジスタ1
68のベース−エミッタ接合容量により供給される。自
己ブースト現象がノード171の電圧を(VR1−V
BE)を超えて増大させるよう作用する。しかしなが
ら、ノード171の電圧が(VR1−VBEを超えて上
昇し始めると、ベース電流がもはやトランジスタ161
を通って供給されなくなり、かつVR2およびノード1
71の間のインピーダンスがトランジスタ161が導通
していた場合のVR1とノード171との間のインピー
ダンスよりずっと大きくなる。図10は、ノード171
およびVR1またはVR2の間の“Z”と名付けられた
特性インピーダンスを縦軸に、VR1およびノード17
1の間の電圧差を横軸にプロットしている。“v1”と
して示された電圧の右側に、該インピーダンスがVR2
とノード171との間に示されておりかつトランジスタ
163、すなわちトランジスタ163のオン抵抗、によ
り決定される。しかしながら、ノード171の電圧(V
171)が自己ブーストにより上昇するに応じて、電圧
差(VR1−V171)が減少し、かつ結局はトランジ
スタ161が非導通になりかつZが抵抗162およびV
R2によって決定されるようになる。(VR1−
VBE)の電圧差に等しい、v1の左側では、Zは抵抗
162によって決定される。このインピーダンスはずっ
と大きく、かつトランジスタ168に供給されるベース
電流を低減する。トランジスタ168に供給されるベー
ス電流の減少とともに、ベース−エミッタ容量が放電し
始め、残りのベース電流を供給し、これは自己ブースト
を停止させる。
【0044】好ましい実施例においては、図9の論理回
路160は図2のメモリ30の対応する書き込みグロー
バルデータラインに入力データ信号を提供する。好まし
い実施例では、VR1=VR2=EQBIAS(バイア
ス信号はいくらかVDDより低く設定され、かつ実質的
にVDDの変動に無関係とされる)、*DATAINは
対応するデータビットまたは対応するデータビットの補
数に等しく(図9には示されていない制御信号により決
定される)、そしてWGDLはグループWGDL0−W
GDL7および*WGDL0−*WGDL7の対応する
書き込みグローバルデータライン信号に等しくなる。*
DATAINおよびWGDLの双方は包括的に示されて
いるが、その理由は各々の対応する入力データビットお
よび該入力データビットの補数に対し同じ回路が存在す
るからである。DATAの各ビットに対し、2つの対応
する論理回路がそれぞれ真および補数の書き込みグロー
バルデータライン信号を提供する。好ましい実施例にお
いては、ノード170は真および補数の書き込みグロー
バルデータライン信号を提供する論理回路の間で共用さ
れ、他の実施例では、ノード170は単一の論理回路に
特有のものとされ、あるいはいくつかの論理回路により
共用することができる。好ましい実施例おいてはVR1
=VR2であるが、異なる基準電圧を用いた場合には横
軸上のv1の位置が変化する。VR1が減少すると、v
1は右側にシフトし、かつ特性インピーダンスが増大す
る電圧差は劇的に増大する。
路160は図2のメモリ30の対応する書き込みグロー
バルデータラインに入力データ信号を提供する。好まし
い実施例では、VR1=VR2=EQBIAS(バイア
ス信号はいくらかVDDより低く設定され、かつ実質的
にVDDの変動に無関係とされる)、*DATAINは
対応するデータビットまたは対応するデータビットの補
数に等しく(図9には示されていない制御信号により決
定される)、そしてWGDLはグループWGDL0−W
GDL7および*WGDL0−*WGDL7の対応する
書き込みグローバルデータライン信号に等しくなる。*
DATAINおよびWGDLの双方は包括的に示されて
いるが、その理由は各々の対応する入力データビットお
よび該入力データビットの補数に対し同じ回路が存在す
るからである。DATAの各ビットに対し、2つの対応
する論理回路がそれぞれ真および補数の書き込みグロー
バルデータライン信号を提供する。好ましい実施例にお
いては、ノード170は真および補数の書き込みグロー
バルデータライン信号を提供する論理回路の間で共用さ
れ、他の実施例では、ノード170は単一の論理回路に
特有のものとされ、あるいはいくつかの論理回路により
共用することができる。好ましい実施例おいてはVR1
=VR2であるが、異なる基準電圧を用いた場合には横
軸上のv1の位置が変化する。VR1が減少すると、v
1は右側にシフトし、かつ特性インピーダンスが増大す
る電圧差は劇的に増大する。
【0045】図11は、本発明を理解する上で有用な図
9に関連する信号のタイミング図を示す。縦軸は電圧を
示し、かつ横軸は時間を示す。図11においては*DA
TAINは“t4”として示された時間の前に論理ハイ
から論理ロー(図示せず)に変化する。ベース電流がト
ランジスタ168を通って流れると、ノード170の電
圧はそれが(VR1−VBE)の所望の値に到達するま
で降下し始める。ノード171の電圧が時間t4におい
て(VR1−VBE)に到達するや否や、VR 2および
ノード171の間のインピーダンスは劇的に増大しかつ
トランジスタ168に供給されるベース電流を減少させ
る。従って、時間t4におけるVR1およびノード17
1の間の特性インピーダンスは図10の電圧v1に対応
する。t4の後、電圧差(VR1−V171)はv1よ
り低下し、かつ自己ブーストが停止される。V171は
VR2に到達し、かつWGDLは、所望の電圧である、
(VR1−VBE)に到達するが、これを超えることは
ない。
9に関連する信号のタイミング図を示す。縦軸は電圧を
示し、かつ横軸は時間を示す。図11においては*DA
TAINは“t4”として示された時間の前に論理ハイ
から論理ロー(図示せず)に変化する。ベース電流がト
ランジスタ168を通って流れると、ノード170の電
圧はそれが(VR1−VBE)の所望の値に到達するま
で降下し始める。ノード171の電圧が時間t4におい
て(VR1−VBE)に到達するや否や、VR 2および
ノード171の間のインピーダンスは劇的に増大しかつ
トランジスタ168に供給されるベース電流を減少させ
る。従って、時間t4におけるVR1およびノード17
1の間の特性インピーダンスは図10の電圧v1に対応
する。t4の後、電圧差(VR1−V171)はv1よ
り低下し、かつ自己ブーストが停止される。V171は
VR2に到達し、かつWGDLは、所望の電圧である、
(VR1−VBE)に到達するが、これを超えることは
ない。
【0046】以上の説明により、出力信号の自己ブース
トを防止する論理回路が与えられたことが明らかであろ
う。該論理回路は出力トランジスタのベースに電流を供
給するために抵抗およびバイポーラトランジスタの並列
接続を使用する。該抵抗および該バイポーラトランジス
タの組み合わされた作用は出力トランジスタのベースの
電圧が基準電圧のVBEの範囲内に上昇した後出力トラ
ンジスタに供給されるベース電流を減少させる。該論理
回路は論理ハイの電圧が所定のレベルに限定されなけれ
ばならないアプリケーションにおいて有用である。たと
えば、該論理回路はビットライン対の電圧が部分的に対
応する書き込みグローバルデータライン対の電圧を制限
することにより制限されなければならないメモリにおい
て有用である。
トを防止する論理回路が与えられたことが明らかであろ
う。該論理回路は出力トランジスタのベースに電流を供
給するために抵抗およびバイポーラトランジスタの並列
接続を使用する。該抵抗および該バイポーラトランジス
タの組み合わされた作用は出力トランジスタのベースの
電圧が基準電圧のVBEの範囲内に上昇した後出力トラ
ンジスタに供給されるベース電流を減少させる。該論理
回路は論理ハイの電圧が所定のレベルに限定されなけれ
ばならないアプリケーションにおいて有用である。たと
えば、該論理回路はビットライン対の電圧が部分的に対
応する書き込みグローバルデータライン対の電圧を制限
することにより制限されなければならないメモリにおい
て有用である。
【0047】本発明が好ましい実施例に関して説明され
たが、当業者には本発明は種々の方法で変更することが
できかつ上に特に述べられたもの以外の多くの実施例を
取り得ることが明らかであろう。たとえば、前記論理回
路は自己ブーストが回路動作にとって有害な他のタイプ
の回路の用途において用いることができる。従って、添
付の請求の範囲は本発明の真の精神および範囲内にある
すべての変更を含むことを意図するものである。
たが、当業者には本発明は種々の方法で変更することが
できかつ上に特に述べられたもの以外の多くの実施例を
取り得ることが明らかであろう。たとえば、前記論理回
路は自己ブーストが回路動作にとって有害な他のタイプ
の回路の用途において用いることができる。従って、添
付の請求の範囲は本発明の真の精神および範囲内にある
すべての変更を含むことを意図するものである。
【0048】本発明の1つの観点は、論理回路(16
0)が第二のトランジスタ(163)の第二の電流電極
に結合された第一の電流電極、入力信号を受けるための
制御電極、および第二の電源電圧端子に結合された第二
の電流電極を有する第四のトランジスタ(164)を具
備することである。
0)が第二のトランジスタ(163)の第二の電流電極
に結合された第一の電流電極、入力信号を受けるための
制御電極、および第二の電源電圧端子に結合された第二
の電流電極を有する第四のトランジスタ(164)を具
備することである。
【0049】本発明の他の観点は、論理回路(160)
がさらに第三のトランジスタ(168)のエミッタに結
合され出力信号を入力信号に応じて負の電源電圧端子に
結合するための放電部(165,166,167,16
9)を具備することである。1つの実施例においては、
該放電部は第五のトランジスタ(165)、第六のトラ
ンジスタ(169)、インバータ(167)、および第
七のトランジスタ(166)を具備する。前記第五のト
ランジスタ(165)は前記第三のトランジスタのエミ
ッタに結合された第一の電流電極、入力信号に結合され
た制御電極、および第二の電流電極を有する。第六のト
ランジスタ(169)は第三のトンジスタ(168)の
エミッタに結合されたコレクタ、第五のトランジスタ
(165)の第二の電流電極に結合されたベース、およ
び負の電源電圧端子に結合されたエミッタを有する。イ
ンバータ(167)は入力信号を受けるための入力端
子、および出力端子を有する。第七のトランジスタ(1
66)は第五のトランジスタ(165)の第二の電流電
極に結合された第一の電流電極、インバータ(167)
の出力端子に結合された制御電極、および負の電源電圧
端子に結合された第二の電流電極を有する。
がさらに第三のトランジスタ(168)のエミッタに結
合され出力信号を入力信号に応じて負の電源電圧端子に
結合するための放電部(165,166,167,16
9)を具備することである。1つの実施例においては、
該放電部は第五のトランジスタ(165)、第六のトラ
ンジスタ(169)、インバータ(167)、および第
七のトランジスタ(166)を具備する。前記第五のト
ランジスタ(165)は前記第三のトランジスタのエミ
ッタに結合された第一の電流電極、入力信号に結合され
た制御電極、および第二の電流電極を有する。第六のト
ランジスタ(169)は第三のトンジスタ(168)の
エミッタに結合されたコレクタ、第五のトランジスタ
(165)の第二の電流電極に結合されたベース、およ
び負の電源電圧端子に結合されたエミッタを有する。イ
ンバータ(167)は入力信号を受けるための入力端
子、および出力端子を有する。第七のトランジスタ(1
66)は第五のトランジスタ(165)の第二の電流電
極に結合された第一の電流電極、インバータ(167)
の出力端子に結合された制御電極、および負の電源電圧
端子に結合された第二の電流電極を有する。
【0050】本発明のさらに他の観点は、自己ブースト
に対する耐性を提供するための方法は少なくとも1つの
入力信号に対する論理操作の誤った結果に応じて負の電
源電圧端子に出力信号を放電する段階を具備することで
ある。さらに他の観点は、前記所定の論理操作は論理的
反転であることである。
に対する耐性を提供するための方法は少なくとも1つの
入力信号に対する論理操作の誤った結果に応じて負の電
源電圧端子に出力信号を放電する段階を具備することで
ある。さらに他の観点は、前記所定の論理操作は論理的
反転であることである。
【図1】従来技術に関わるビットライン負荷およびその
ための制御回路を示す部分的電気回路図である。
ための制御回路を示す部分的電気回路図である。
【図2】本発明を導入したメモリを示すブロック図であ
る。
る。
【図3】図2のメモリのメモリブロックの一部を示すブ
ロック図である。
ロック図である。
【図4】図3のメモリブロックに示されるビットライン
負荷および共通の電圧駆動回路を示す電気回路図であ
る。
負荷および共通の電圧駆動回路を示す電気回路図であ
る。
【図5】図4に関連する信号を示すタイミング図であ
る。
る。
【図6】図4のビットライン負荷とともに使用するため
の図3のビットライン負荷制御回路を示す部分的電気回
路図である。
の図3のビットライン負荷制御回路を示す部分的電気回
路図である。
【図7】従来技術に関わるBICMOS論理回路を示す
電気回路図である。
電気回路図である。
【図8】図7の従来技術のBICMOS論理回路に関連
する自己ブースト現象を説明するためのタイミング図で
ある。
する自己ブースト現象を説明するためのタイミング図で
ある。
【図9】本発明の1つの実施例を示す部分的電気回路図
である。
である。
【図10】本発明を説明するためのインピーダンス対電
圧差の関係を示すグラフである。
圧差の関係を示すグラフである。
【図11】本発明を理解する上で有用な図9に関連する
信号を示すタイミング図である。
信号を示すタイミング図である。
160 BICMOS論理回路 161 第一のトランジスタ 162 抵抗 163,164 スイッチング部のトランジスタ 165,166 放電部のトランジスタ 167 インバータ 168 第二のトランジスタ 169 放電部のトランジスタ
Claims (4)
- 【請求項1】 自己ブースト耐性を備えたBICMOS
論理回路(160)であって、第一の基準電圧端子に結
合された第一の端子、および第二の端子を有する抵抗
(162)、第一の電源電圧端子に結合されたコレク
タ、第二の基準電圧端子に結合されたベース、および前
記抵抗(162)の前記第二の端子に結合されたエミッ
タを有する第一のトランジスタ(161)、前記第一の
電源電圧端子に結合されたコレクタ、ベース、および出
力信号を提供するためのエミッタを有する第二のトラン
ジスタ(168)、少なくとも1つの入力信号に対する
論理操作の真の結果に応じて前記抵抗(162)の前記
第二の端子を前記第二のトランジスタ(168)の前記
ベースに結合し、かつ前記論理操作の偽の結果に応じて
前記第二のトランジスタ(168)の前記ベースを第二
の電源電圧端子に結合するためのスイッチング手段(1
63,164)、そして前記第二のトランジスタ(16
8)の前記エミッタに結合され、前記少なくとも1つの
入力信号に対する前記論理操作の偽の結果に応じて前記
出力信号を第二の電源電圧端子に結合するための放電手
段(165,166,167,169)、を具備するこ
とを特徴とする自己ブースト耐性を有するBICMOS
論理回路(160)。 - 【請求項2】 第一の基準電圧端子に結合された第一の
端子、および第二の端子を有する抵抗(162)、第一
の電源電圧端子に結合されたコレクタ、第二の基準電圧
端子に結合されたベース、および前記抵抗(162)の
前記第二の端子に結合されたエミッタを有する第一のト
ランジスタ(161)、前記抵抗(162)の前記第二
の端子に結合された第一の電流電極、入力信号を受ける
ための制御電極、および第二の電流電極を有する第二の
トランジスタ(163)、前記第二のトランジスタ(1
63)が前記入力信号に応じて非導通となった時前記第
二のトランジスタ(163)の第二の電流電極を第二の
電源電圧端子に結合するための手段(164)、そして
前記第一の電源電圧端子に結合されたコレクタ、前記第
二のトランジスタ(163)の前記第二の電流電極に結
合されたベース、そして出力信号を提供するためのエミ
ッタを有する第三のトランジスタ(168)、を具備す
ることを特徴とする論理回路(160)。 - 【請求項3】 論理回路(160)の第一のバイポーラ
トランジスタ(168)のベースの電圧のある所定の電
圧より上への自己ブーストを防止する方法であって、前
記第一のバイポーラトランジスタ(168)は前記論理
回路の出力信号を提供するためのエミッタおよび正の電
源電圧端子に結合されたコレクタを有し、前記方法は、
抵抗(162)の第一の端子を第一の基準電圧端子に結
合する段階、正の電源電圧端子に結合されたコレクタ、
第二の基準電圧を受けるためのベース、そして前記抵抗
(161)の第二の端子に結合されたエミッタを有する
第二のバイポーラトランジスタ(161)を提供する段
階、前記抵抗(162)の前記第二の端子に結合された
ソース、ゲート、および前記第一のバイポーラトランジ
スタ(168)のベースに結合されたドレインを有する
MOSトランジスタ(163)を提供する段階、そして
少なくとも1つの入力信号に対する論理操作の真の結果
に応じて前記MOSトランジスタ(163)の前記ゲー
トを導通するようバイアスする段階、を具備することを
特徴とする自己ブーストを防止する方法。 - 【請求項4】 複数のメモリセル(70)を具備するメ
モリにおいて、前記メモリセル(70)は各々読み出し
サイクルの間に選択された時一対の相補ビットライン信
号をビットライン対(72,73)に提供し、かつ書き
込みサイクルの間に前記ビットライン対(72,73)
において受信されたデータビットを記憶し、該データビ
ットは前記メモリにより受信されるデータ入力信号によ
り表され、各ビットライン(72,73)は書き込みサ
イクルの間に選択された時対応する書き込みグローバル
データライン(82,83)に結合され、かつ対応する
ビットライン対(72,73)の電圧をプリチャージす
るための複数のビットライン負荷(74)に結合され、
各ビットライン負荷(74)はそれぞれ対応するビット
ライン対(72,73)の真(72)および相補(7
3)ビットラインに結合されるエミッタを有する第一
(103)および第二(104)のバイポーラトランジ
スタを有するものにおいて、書き込みサイクルの間に書
き込みグローバルデータライン(82,83)における
電圧を提供するための論理回路(160)であって、第
一の基準電圧端子に結合された第一の端子、および第二
の端子を有する抵抗(162)、第一の電源電圧端子に
結合されたコレクタ、第二の基準電圧端子に結合された
ベース、および前記抵抗(162)の前記第二の端子に
結合されたエミッタを有する第一のトランジスタ(16
1)、前記抵抗(162)の前記第二の端子に結合され
た第一の電流電極、前記データ入力信号を受けるための
制御電極、および第二の電流電極を有する第二のトラン
ジスタ(163)、前記データ入力信号に応じて前記第
二のトランジスタ(163)が非導通である場合に前記
第二のトランジスタの前記第二の電流電極を第二の電源
電圧端子に結合するための手段(164)、そして前記
第一の電源電圧端子に結合されたコレクタ、前記第二の
トランジスタ(163)の前記第二の電流電極に結合さ
れたベース、そして対応する書き込みグローバルデータ
ライン(82,83)に結合されたエミッタを有する第
三のトランジスタ(168)、を具備することを特徴と
する論理回路(160)。
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