JPH02297650A - Receiver - Google Patents

Abstract

PURPOSE:To prevent an access from being executed to a memory, to which abnormal data are written, and to prevent the erroneous data from being read by stopping the switch control of a bank memory by a switch control means when it is judged by a data diagnosing means that the transfer data are abnormal. CONSTITUTION:A bank memory 15 is used as the memory, to which the receiving data to be transferred from a DMA control circuit 14 are written, and the access of the DMA control circuit 14 and the access of a CPU 16 are switched at prescribed timing by switch parts 17a and 17b and an arbitrating circuit 19. When the abnormality of the data is detected by a data diagnosing circuit 18, the switch of the access to the bank memory 15 is stopped. Accordingly, normal data are always written to a memory area to be accessed by the CPU 16. Thus, it can be prevented without fail that a processor reads the abnormal data written to the memory.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、シリアル伝送等によって送られてくるデータ
を受信する受信装置の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to an improvement of a receiving device that receives data sent by serial transmission or the like.

（従来の技術） 従来より、伝送ラインから取込んだ受信データを受信バ
ッファに一旦保存し、まとまった量のデータとして高速
でメモリに転送する方式としてＤＭＡ　（Ｄｉｒｅｃｔ
　Ｍｅｓｏｒｙ　Ａｃｃｅｓｓ）転送方式が知られてい
る。このようなりＭＡ転送方式が適用された受信装置は
、第２図に示すように、ラインインターフェース１を介
して取込んだ受信データを受信回路２でシリアル／パラ
レル変換すると共に、所定のデータチェックを行なって
正常に受信されたデータのみを受信バッファ３に保存す
る。受信バヅファ３に保存されたデータは、ＤＭＡ制御
回路４に読出されて自動転送され、メモリ５の所定の受
信エリア６に順次書込まれる。一方、ＣＰＵ７はメモリ
５に所定のタイミングでアクセスしてデータを読出して
いく。このとき、ＤＭＡ制御回路４から転送されてくる
データの書込みとＣＰＵ７のアクセスとが重ならないよ
うに調停回路８によりタイミング制御が行われる。また
、伝送ラインにエラーが生じ、誤ったデータが受信され
た場合には、受信回路３におけるデータチェックにより
異常なデータが除去され、正常なデータのみが受信バッ
ファ３に保存される。このようにして、誤ったデータが
メモリ５に書込まれるのを防止していた。(Prior Art) Conventionally, DMA (Direct
A memory access (Memory Access) transfer method is known. As shown in FIG. 2, a receiving device to which this MA transfer method is applied converts received data received via a line interface 1 into serial/parallel data in a receiving circuit 2, and also performs a predetermined data check. Only the data that has been received normally is stored in the reception buffer 3. The data stored in the reception buffer 3 is read out to the DMA control circuit 4, automatically transferred, and sequentially written into a predetermined reception area 6 of the memory 5. On the other hand, the CPU 7 accesses the memory 5 at predetermined timing and reads data. At this time, timing control is performed by the arbitration circuit 8 so that the writing of data transferred from the DMA control circuit 4 and the access by the CPU 7 do not overlap. If an error occurs in the transmission line and incorrect data is received, the receiving circuit 3 performs a data check to remove the abnormal data, and only normal data is stored in the receiving buffer 3. In this way, incorrect data is prevented from being written to the memory 5.

ところが、上記した受信装置は、受信バッファ３が故障
した場合には、異常なデータが除去されずにメモリ５に
書込まれ、ＣＰＵ７がこの誤ったデータを用いて処理し
てしまうという問題がある。However, the above-described receiving device has a problem in that when the receiving buffer 3 fails, abnormal data is written to the memory 5 without being removed, and the CPU 7 processes using this incorrect data. .

そこで、受信バッファ３から出力されるデータをチェッ
クするために、第３図に示すように、受信回路２で受信
データにパリティを付けて受信バッファ３に入力すると
共に、受信バッファ診断回路９に入力する。受信バッフ
ァ診断回路９は、受信バッファ３からデータを取込み、
両人力データのパリティチェックを行ない、受信バッフ
ァ３のデータが異常であると判断したら、ＣＰＵ７に読
出し停止信号を送出し、ＣＰＵ７によるメモリ５からの
データの読出しを停止させる。このようにして、誤った
データがＣＰＵ７で読出されるのを防止している。Therefore, in order to check the data output from the reception buffer 3, the reception circuit 2 adds parity to the reception data and inputs it to the reception buffer 3, as shown in FIG. do. The reception buffer diagnostic circuit 9 takes in data from the reception buffer 3,
If the data in the reception buffer 3 is determined to be abnormal after performing a parity check on the data, a read stop signal is sent to the CPU 7 to stop the CPU 7 from reading data from the memory 5. In this way, incorrect data is prevented from being read by the CPU 7.

しかしながら、メモリ５へ受信データを書込むための最
終段階であるＤＭＡ制御回路４が故障した場合には、結
局、誤ったデータがメモリ５に書込まれてしまう。例え
ば、ＤＭＡ制御回路４の終了検出回路が故障してアドレ
スカウンタが止まらなくなったような場合には、異常デ
ータがメモリ５に書込まれ、正常なデータまで破壊され
てしまう。However, if the DMA control circuit 4, which is the final stage for writing received data to the memory 5, fails, incorrect data will end up being written to the memory 5. For example, if the end detection circuit of the DMA control circuit 4 fails and the address counter does not stop, abnormal data will be written to the memory 5 and even normal data will be destroyed.

なお、ＤＭＡ制御回路４の故障を検出するために、ＤＭ
Ａ制御回路４から転送されるデータを受信バッファ診断
回路９に取込み、ここでパリティチェックするといった
対応策も考えられるが、このような対応策では、診断回
路ってＤＭＡ制御回路４の異常を検出したときには、す
でに誤ったデータがメモリ５に書込まれた後であり、所
定のタイミングでアクセスしてくるＣＰＵ７により誤っ
たデータが読出されてしまう可能性が高い。Note that in order to detect a failure in the DMA control circuit 4,
A possible countermeasure is to take the data transferred from the A control circuit 4 into the reception buffer diagnostic circuit 9 and check the parity there, but in such a countermeasure, the diagnostic circuit cannot detect an abnormality in the DMA control circuit 4. When this happens, erroneous data has already been written to the memory 5, and there is a high possibility that the erroneous data will be read out by the CPU 7 accessing at a predetermined timing.

（発明が解決しようとする課題） したがって、従来の受信装置はＤＭＡ制御回路４が故障
したときには、異常なデータがメモリに書込まれる可能
性が極めて高く、ＣＰＵが誤ったデータを用いて処理し
てしまうという問題がある。(Problem to be Solved by the Invention) Therefore, in the conventional receiving device, when the DMA control circuit 4 fails, there is an extremely high possibility that abnormal data will be written to the memory, and the CPU will process using the incorrect data. There is a problem with this.

本発明は上記実情にかんがみてなされたもので、ＣＰＵ
による異常データの読み出しを確実に防止でき、信頼性
を向上し得る受信装置を提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances.
It is an object of the present invention to provide a receiving device that can reliably prevent abnormal data from being read out due to an error, and can improve reliability.

［発明の構成］ （課題を解決するための手段） 本発明は上記課題を解決するために、受信バッファに保
存されている受信データを転送制御手段によりＤＭＡ転
送してメモリに書込むと共に、その書込まれたデータを
プロセッサにて所定のタイミングで読出す受信装置にお
いて、前記受信バッファおよび前記転送制御手段から送
出されるデータが正常であるか否かを判断するデータ診
断手段と、前記転送制御手段からＤＭＡ転送されるデー
タが書込まれるバンクメモリと、前記転送制御手段から
転送タイミング信号を取込み、この転送タイミング信号
に基づいて前記バンクメモリに対する前記転送制御手段
側からのアクセスと前記プロセッサ側からのアクセスと
が重ならないように切換制御すると共に、前記データ診
断手段にて転送制御手段から転送されているデータが異
常であると判断されたときに上記切換制御を停止させる
切換制御手段とを備える構成とした。[Structure of the Invention] (Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention transfers received data stored in a reception buffer by DMA transfer and writes it into a memory using a transfer control means, and In a receiving device that reads written data at a predetermined timing by a processor, data diagnosis means determines whether data sent from the reception buffer and the transfer control means is normal, and the transfer control means A bank memory in which data to be DMA transferred from the means is written, a transfer timing signal is taken in from the transfer control means, and based on this transfer timing signal, the bank memory is accessed from the transfer control means side and from the processor side. switching control means for controlling the switching so that the accesses do not overlap, and stopping the switching control when the data diagnosis means determines that the data being transferred from the transfer control means is abnormal. The structure is as follows.

（作用） 本発明は以上のような手段を講じたことにより、バンク
メモリに対して受信バッファに保存されている受信デー
タが転送制御手段により書込まれると共に、この転送制
御手段側のアクセスと重ならないように切換制御手段に
て制御されたタイミングでプロセッサによるデータの読
出しが行われる。このとき、データ診断手段では、受信
バッファに入力するデータと転送制御手段から転送され
るデータとが比較され、転送制御手段から転送されてい
るデータが正常であるか否か常に判断される。データ診
断手段で転送データが異常であると判断されると、切換
制御手段によるバンクメモリの切換制御が停止される。(Function) By taking the above-described measures, the present invention allows the transfer control means to write the received data stored in the receive buffer to the bank memory, and also to write the received data stored in the receive buffer into the bank memory, and to overlap the access by the transfer control means. The data is read by the processor at a timing controlled by the switching control means to prevent this from occurring. At this time, the data diagnosis means compares the data input to the reception buffer with the data transferred from the transfer control means, and constantly determines whether the data being transferred from the transfer control means is normal. When the data diagnosis means determines that the transferred data is abnormal, the switching control of the bank memory by the switching control means is stopped.

その結果、プロセッサが正常なデータを読出していると
きに切換制御が停止され、異常データの書込まれたメモ
リへアクセスして誤ったデータを読出してしまうといっ
た不都合が確実に防止される。As a result, switching control is stopped while the processor is reading normal data, and the inconvenience of accessing a memory in which abnormal data has been written and reading erroneous data is reliably prevented.

（実施例） 以下、本発明の一実施例について第１図を参照して説明
する。本実施例に係る受信装置は、伝送ラインから取込
んだ受信データのメモリに対する書込みおよび読出しを
制御するための装置であり、伝送ラインとのマツチング
をとるためのラインインターフェース１１と、このライ
ンインターフェース１１を介して取込まれた受信データ
をシリアル／パラレル変換する受信回路１２と、受信バ
ッファ１３と、受信データをＤＭＡ転送するためのＤＭ
Ａ制御回路１４と、ＤＭＡ転送された受信データが書込
まれるバンクメモリ１５と、このバンクメモリ１５から
データの読出しを行なうＣＰＵ１６と、アクセスするバ
ンクメモリ１５を切換える書込み側辺換部１７ａ、読出
し側辺換部１７ｂと、データ診断回路１８と、調停回路
１９とから構成されている。(Example) Hereinafter, an example of the present invention will be described with reference to FIG. The receiving device according to the present embodiment is a device for controlling writing and reading of received data taken in from a transmission line into a memory, and includes a line interface 11 for matching with the transmission line, and a line interface 11 for matching with the transmission line. a receiving circuit 12 for serial/parallel conversion of the received data taken in via the receiver, a receiving buffer 13, and a DM for DMA transfer of the received data.
A control circuit 14, a bank memory 15 in which DMA-transferred received data is written, a CPU 16 that reads data from this bank memory 15, a write side switching unit 17a that switches the bank memory 15 to be accessed, and a read side It is composed of a side exchange section 17b, a data diagnosis circuit 18, and an arbitration circuit 19.

ここで、受信回路１２はパラレルデータに変換された受
信データに対し所定のデータチェック例えばＣＲＣデー
タチェックを行ない、正常に受信されたデータにパリテ
ィを付けて受信バッファ１３に送出するものである。Ｄ
ＭＡ制御回路１４はサイズカウンタ、アドレスカウンタ
を有しており、このカウンタにより転送データの終了を
検出する。データ診断回路１８は受信゛データの異常検
出機能を有しており、受信回路１２．受信バッファ１３
．ＤＭＡ制御回路１４からの各出力データに対して、Ｄ
ＭＡ制御回路１４がアクセスするエリアのパリティチェ
ック、ＤＭＡ転送終了時のアドレスカウンタのチェック
、ＤＭＡ転送終了時のサイズカウンタのチェック、ＤＭ
Ａ動作のタイムアウト検出を行ない、ＤＭＡ制御回路１
４から転送されるデータが異常であると判断すると調停
回路１９に対し切換停止指令を出力する機能を有してい
る。調停回路１９は正常にデータが受信されているとき
はＤ　Ｍ　Ａ　＄ｉＪ御回路１４とＣＰＵ１６とのバン
クメモリへのアクセスが重ならないように書込み側辺換
部１７ａと読出し側辺換部１７ｂとを切換制御し、受信
エラー等が生じデータ診断回路１８から切換停止指令が
出力されたときにはバンクメモリ１５ａ、１５ｂの切換
えを停止させる機能を有している。さらに、この調停回
路１９はＣＰＵ１６がアクセスするデータのビット数を
検出するためのアドレス検出機能を有している。なお、
診断回路１８はデータ診断手段を構成し、切換部１７ａ
、１７ｂおよび調停回路１９は切換制御手段を構成する
ものとする。Here, the receiving circuit 12 performs a predetermined data check, such as a CRC data check, on the received data converted into parallel data, adds parity to the normally received data, and sends the data to the receiving buffer 13. D
The MA control circuit 14 has a size counter and an address counter, and uses these counters to detect the end of transferred data. The data diagnosis circuit 18 has a function of detecting an abnormality in received data. Receive buffer 13
．． For each output data from the DMA control circuit 14, D
Parity check of the area accessed by the MA control circuit 14, address counter check at the end of DMA transfer, size counter check at the end of DMA transfer, DM
DMA control circuit 1 performs timeout detection of A operation.
It has a function of outputting a switching stop command to the arbitration circuit 19 when it is determined that the data transferred from 4 is abnormal. When data is being received normally, the arbitration circuit 19 operates between a write-side switching section 17a and a reading-side switching section 17b so that accesses to the bank memory by the DMA $iJ control circuit 14 and the CPU 16 do not overlap. It has a function of controlling the switching of the bank memories 15a and 15b and stopping switching of the bank memories 15a and 15b when a reception error or the like occurs and a switching stop command is output from the data diagnosis circuit 18. Furthermore, this arbitration circuit 19 has an address detection function for detecting the number of bits of data accessed by the CPU 16. In addition,
The diagnostic circuit 18 constitutes a data diagnostic means, and the switching section 17a
, 17b and the arbitration circuit 19 constitute switching control means.

このように構成された受信装置は、受信データがあると
ラインインターフェース１１から受信回路１２を介して
正常なデータのみがパリティを付けられた状態で受信バ
ッファ１３に保存されると共に、データ診断回路１８に
入力する。受信バッファ１３に一旦保存された受信デー
タはＤＭＡ制御回路１４によりＤＭＡ転送され、書込み
側辺換部１７ａを介して例えばバンクメモリ１５ａに書
込まれる。ＤＭＡ制御回路１４は、アドレスカウンタ、
サイズカウンタのカンラント数からデータ転送を終了さ
せる。調停回路１９はＤＭＡ制御回路１４による所定の
データの書込みが正常に終了したのを検出すると、切換
部１７ａ、１７ｂに指令を出してＤＭＡ制御回路１４と
ＣＰＵ１６とのアクセスを切換えると共に、ＣＰＵ１６
にバンクメモリ１５ａのデータ読出しを開始させる。こ
のとき、ＣＰＵ１６がアクセスしているデータのビット
数は調停回路１９により検出され、ＣＰＵ１６が所定ビ
ット数のデータを読出している間はアクセスの切換えは
行われない。In the receiving device configured in this way, when there is received data, only normal data is sent from the line interface 11 through the receiving circuit 12 and stored in the receiving buffer 13 with parity added, and the data diagnosis circuit 18 Enter. The received data once stored in the receive buffer 13 is DMA-transferred by the DMA control circuit 14 and written to, for example, the bank memory 15a via the write-side transfer section 17a. The DMA control circuit 14 includes an address counter,
Terminate data transfer from the number of currents in the size counter. When the arbitration circuit 19 detects that the writing of predetermined data by the DMA control circuit 14 has been completed normally, it issues a command to the switching units 17a and 17b to switch access between the DMA control circuit 14 and the CPU 16, and also switches the access between the DMA control circuit 14 and the CPU 16.
The data reading from the bank memory 15a is started. At this time, the number of bits of data that the CPU 16 is accessing is detected by the arbitration circuit 19, and access switching is not performed while the CPU 16 is reading data of a predetermined number of bits.

一方、受信バッファ１３またはＤＭＡ制御回路１４に故
障が発生し、異常データが転送されると、データ診断回
路１８は上記データチェックによりデータの異常を検出
し、調停回路１９に切換停止指令を送出する。調停回路
１つは切換停止指令が出されると切換部１７ａ、１７ｂ
の動作を停止させる。そのため、たとえＤＭＡ制御回路
１４によるデータの転送が終了しても、アクセスの切換
えは行われずＣＰＵ１６は異常データの書込まれている
バンクメモリ側へアクセスされない。On the other hand, when a failure occurs in the reception buffer 13 or the DMA control circuit 14 and abnormal data is transferred, the data diagnostic circuit 18 detects the data abnormality through the data check and sends a switching stop command to the arbitration circuit 19. . One arbitration circuit switches switching sections 17a and 17b when a switching stop command is issued.
stop the operation. Therefore, even if the data transfer by the DMA control circuit 14 is completed, the access is not switched and the CPU 16 does not access the bank memory side where the abnormal data is written.

このように上記一実施例によれば、ＤＭＡ制御回路１４
から転送される受信データが書込まれるメモリとしてバ
ンクメモリ１５を用い、ｐＭＡ制御回路１４のアクセス
とＣＰＵ１６のアクセスを切換部１７ａ、１７ｂおよび
調停回路１９により所定のタイミングで切換えていき、
データ診断回路１８でデータの異常を検出したらバンク
メモリ１５に対するアクセスの切換えを停止させるよう
にしたので、ＣＰＵ１６がアクセスするメモリエリアに
は常に正常なデータが書込まれていることになる。した
がって、受信バッファ１３やＤＭＡ制御回路１４の故障
によりＣＰＵ１６が誤ったデータを処理してしまうとい
った不都合を確実に防止でき、装置の信頼性を向上でき
る。また、ＤＭＡ制御回路１４の各種の機能は常にデー
タ診断回路１８で監視されているので、例えば終了検出
機能、カウンタクロック等に故障が発生しても、迅速に
対処することができ、メモリ１５に書込まれている正常
データまで破壊されるのを防止できる。As described above, according to the above embodiment, the DMA control circuit 14
The bank memory 15 is used as a memory in which the received data transferred from the pMA control circuit 14 and the CPU 16 are switched at a predetermined timing by the switching units 17a, 17b and the arbitration circuit 19.
Since switching of access to the bank memory 15 is stopped when data abnormality is detected by the data diagnostic circuit 18, normal data is always written in the memory area accessed by the CPU 16. Therefore, inconveniences such as the CPU 16 processing incorrect data due to a failure of the reception buffer 13 or the DMA control circuit 14 can be reliably prevented, and the reliability of the apparatus can be improved. Furthermore, since various functions of the DMA control circuit 14 are constantly monitored by the data diagnostic circuit 18, even if a failure occurs in the end detection function, counter clock, etc., it can be quickly dealt with, and the memory 15 It is possible to prevent even written normal data from being destroyed.

また、調停回路１９はＣＰＵ１６がアクセスするデータ
のビット数を検出し、そのデータを読出している間はア
クセスの切換えを停止させるので、複数ビットのデータ
や浮動小数点データ等といったデータを保障できる。Furthermore, since the arbitration circuit 19 detects the number of bits of data accessed by the CPU 16 and stops switching access while the data is being read, data such as multi-bit data, floating point data, etc. can be guaranteed.

なお、上記一実施例では伝送データの異常険°出やバン
クメモリ１５の切換制御をハード的に行なっているが、
ＣＰＵによるプログラム処理によりソフト的に行なうよ
うにしてもよい。In the above embodiment, abnormal occurrence of transmission data and switching control of the bank memory 15 are controlled by hardware.
It may also be performed by software through program processing by the CPU.

［発明の効果］ 以上詳記したように本発明によれば、メモリに書込まれ
た異常データをプロセッサが読み出すのを確実に防止で
きる信頼性の高い受信装置を提供できる。[Effects of the Invention] As described in detail above, according to the present invention, it is possible to provide a highly reliable receiving device that can reliably prevent a processor from reading abnormal data written in a memory.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例に係る受信装置の構成図、第
２図および第３図は従来よりある受信装置の構成図であ
る。 １３・・・受信バッファ、１４・・・ＤＭＡ制御回路、
１５・・・バンクメモリ、１６・・・ＣＰＵ、１７ａ・
・・書込み側切換部、１７ｂ・・・読出し側切換部、１
８・・・データ診断回路、１９・・・調停回路。FIG. 1 is a block diagram of a receiving apparatus according to an embodiment of the present invention, and FIGS. 2 and 3 are block diagrams of a conventional receiving apparatus. 13... Reception buffer, 14... DMA control circuit,
15... Bank memory, 16... CPU, 17a.
...Writing side switching section, 17b...Reading side switching section, 1
8...Data diagnosis circuit, 19...Arbitration circuit.

Claims (1)

【特許請求の範囲】[Claims] 受信バッファに保存されている受信データを転送制御手
段によりＤＭＡ転送してメモリに書込むと共に、その書
込まれたデータをプロセッサにて所定のタイミングで読
出す受信装置において、前記受信バッファおよび前記転
送制御手段から送出されるデータが正常であるか否かを
判断するデータ診断手段と、前記転送制御手段からＤＭ
Ａ転送されるデータが書込まれるバンクメモリと、前記
転送制御手段から転送タイミング信号を取込み、この転
送タイミング信号に基づいて前記バンクメモリに対する
前記転送制御手段側からのアクセスと前記プロセッサ側
からのアクセスとが重ならないように切換制御すると共
に、前記データ診断手段にて転送制御手段から転送され
ているデータが異常であると判断されたときに上記切換
制御を停止させる切換制御手段とを具備したことを特徴
とする受信装置。In the receiving apparatus, the receiving data stored in the receiving buffer is DMA transferred by a transfer control means and written in a memory, and the written data is read out at a predetermined timing by a processor, the receiving buffer and the transferring data diagnosis means for determining whether the data sent from the control means is normal; and a DM from the transfer control means.
A A bank memory in which data to be transferred is written and a transfer timing signal is taken from the transfer control means, and based on this transfer timing signal, the bank memory is accessed from the transfer control means side and from the processor side. and switching control means for controlling the switching so that the data do not overlap, and stopping the switching control when the data diagnosis means determines that the data being transferred from the transfer control means is abnormal. A receiving device characterized by: