JPS6132153A - Memory controller - Google Patents
Memory controllerInfo
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- JPS6132153A JPS6132153A JP15347484A JP15347484A JPS6132153A JP S6132153 A JPS6132153 A JP S6132153A JP 15347484 A JP15347484 A JP 15347484A JP 15347484 A JP15347484 A JP 15347484A JP S6132153 A JPS6132153 A JP S6132153A
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Abstract
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は演算制御装置と、入出力制御装置と、主メモリ
装置と、メモリ制御装置とを有する情報処理システム、
さらに詳しく云えば演算制御装置または入出力制御装置
から主メモリ装置に対するメモリアクセス要求を仲介し
ており、自装置内で検出された障害情報または前記主メ
モリ装置から報告されてきた障害情報を保持する障害個
所情報保持レジスタを有するメモリ制御装置に関する。Detailed Description of the Invention (Technical field to which the invention pertains) The present invention relates to an information processing system having an arithmetic control device, an input/output control device, a main memory device, and a memory control device;
More specifically, it mediates memory access requests from the arithmetic control unit or input/output control unit to the main memory device, and holds fault information detected within its own device or fault information reported from the main memory device. The present invention relates to a memory control device having a failure location information holding register.
（従来の技術）
メモリ制御装置は演算制御装置、入出力制御装置および
主メモリ制御装置等に接続され、演算制御装置あるいは
入出力制御装置からメモリ読出し、書込み等のメモリア
クセス要求があった場合、その処理を行なうものである
。(Prior Art) A memory control device is connected to an arithmetic control device, an input/output control device, a main memory control device, etc., and when there is a memory access request such as memory reading or writing from the arithmetic control device or input/output control device, This process is carried out.
このメモリアクセス要求の処理に伴なってと１−ドウエ
ア障害が検出され得るが、メモリ制御装置は障害が検出
されるとメモリアクセス要求元に障害報告を行ない、か
つその動作は停止することなく続行する。A hardware fault may be detected during the processing of this memory access request, but when a fault is detected, the memory control device reports the fault to the memory access request source and continues its operation without stopping. do.
・つまり、メモリ制御装置での障害検出はその障害が影
響を与えるメモリアクセス単位を区別して行なわれ、影
響を受けたメモリアクセスの要求元に対してメモリアク
セス処理に伴々つて障害が検出され動作が正常に行なわ
れなかったことが報告される。そして障害検出時にメモ
リ制御装置内に存在していた障害の影響を受けなかった
メモリアクセスとか、新たなメそリアクセス要求の処理
はそのまま続行される。・In other words, fault detection in the memory control device is performed by distinguishing between memory access units that are affected by the fault, and the fault is detected and activated during memory access processing for the affected memory access request source. It is reported that the process was not performed normally. Then, memory accesses that were not affected by the fault existing in the memory control device at the time of fault detection and processing of new memory access requests continue as they are.
メモリ制御装置でのこのような障害処理の対象となる障
害にはメモリ制御装置内での障害のみでなく主メモリ装
置の障害も含まれる。Faults that are subject to such fault processing in the memory control device include not only faults within the memory control device but also faults in the main memory device.
メモリアクセス要求元で、メモリアクセス要求に伴なう
障害報告を受取ると命令再試行とか、障害が主メモリ装
置の特定アドレスのみのときはそのアドレスを含むペー
ジ以後の使用禁止とか、また、障害が特定のメモリアク
セス要求元にのみ関係した回路の障害のときにはそのメ
モリアクセス要求元装置のシステムからの切離しなどの
処理が行なわれ、可能な、限りシステムを停止させるこ
となく動作の続行が計られる。When the memory access request source receives a failure report associated with a memory access request, it may retry the command, or if the failure only occurs at a specific address in the main memory device, it may prohibit the use of pages that include that address. When a failure occurs in a circuit related only to a specific memory access request source, processing such as disconnecting the memory access request source device from the system is performed, and the system is continued to operate without stopping the system as much as possible.
メモリ制御装置で検出された障害個所の分類としては主
メモリ装置上のメモリデータの障害。The failure location detected in the memory control device is categorized as a failure in memory data on the main memory device.
主メそり装置の共通制御装置の障害、主メモリ装置とメ
モリ制御装置のインタフェース部の障害、メモリ制御装
置と各メモリアクセス要求元装置間インタフェース部の
障害、メモリ制御装置内の共通制御部の障害などがある
。これらの障害個所の分類情報はメモリアクセス要求元
装置に報告され、障害処理のための情報として利用され
る。Failure in the common control unit of the main memory device, failure in the interface between the main memory device and memory control device, failure in the interface between the memory control device and each memory access request source device, failure in the common control unit in the memory control device and so on. The classification information of these failure locations is reported to the memory access requesting device and used as information for failure handling.
従来のシステムにおいては、メモリ制御装置からの障害
報告、障害個所分類情報の報告はこれがメモリアクセス
要求元からのメモリアクセスに対応して報告する必要が
あることから個々のメモリアクセスの要求元へのリプラ
イ時に同時に行なわれていた。In conventional systems, failure reports and failure location classification information from memory control devices must be reported in correspondence with memory accesses from memory access request sources; This was done at the same time as the reply.
メモリ制御装置は各メモリアクセス要求元装置に対応し
た各リクエスト受付処理部、パイプライン処理が行表わ
れるリクエスト共通処理部、主メモリ装置リクエスト部
、主メモリ装置からのリプライ処理部、各メモリアクセ
ス要求元装置へのリプライ処理部等より構成されて込る
。The memory control device includes each request reception processing unit corresponding to each memory access request source device, a request common processing unit where pipeline processing is performed, a main memory device request unit, a reply processing unit from the main memory device, and each memory access request unit. It consists of a reply processing section to the source device, etc.
メモリアクセス要求元装置への障害個所分類情報のリプ
ライ時の報告を実現するためにはメモリ制御装置内の各
処理ステージ毎に検出された障害を障害個所分類別に持
廻り、さらに各処理−ステージ毎の障害検出信号を新た
に次の処理ステージの持廻り情報に追加していく必要が
ある。In order to report the failure location classification information to the memory access requesting device at the time of reply, the faults detected at each processing stage in the memory control device are circulated according to the fault location classification, and further, the faults detected at each processing stage in the memory control device are circulated for each processing stage. It is necessary to newly add the failure detection signal to the rotation information of the next processing stage.
システムの高速化に伴なってメモリ制御装置内にキャッ
シュメモリを設ける等などのメモリ制御装置自体の高性
能化が行なわれてくると上述の持廻り情報を実現するた
めのハードウェア負担は大きいものになってくる。As the speed of systems increases, the performance of the memory control device itself increases, such as by providing cache memory within the memory control device, and the burden on the hardware to realize the above-mentioned rotation information becomes large. It becomes.
（発明の目的）
本発明の目的は障害個所分類情報の作成を容易に行なえ
るようにするもので、キャッシュメモリ等を設けること
によって高機能化を行なった場合でもハードウェア負担
を大きくするととのないメモリ制御装置を提供すること
にある。(Purpose of the Invention) The purpose of the present invention is to facilitate the creation of failure location classification information, and to avoid the problem of increasing the hardware load even if high functionality is achieved by providing a cache memory, etc. The purpose of the present invention is to provide a memory control device that does not require a memory controller.
（発明の構成）
前記目的を達成するために本発明によるメモリ制御装置
は１以上の演算制御装置または１以上の入出力制御装置
から１以上の主メモリ装置に対するメモリアクセス要求
を仲介しておや、自装置内で検出された障害情報または
前記主メモリ装置から報告されてきた障害情報を保持す
る障害個所情報保持レジスタを有するメモリ制御装置に
おいて、前記保持レジスタの内容から障害個所分類情報
を作成、編集する障害個所分類情報作成回路と、前記障
害個所分類情報作成回路で作成された障害個所分類情報
を保持し、その保持内容を前記演算制御装置または入出
力装置に表示する障害個所分類レジスタを設けて構成し
である。(Structure of the Invention) In order to achieve the above object, a memory control device according to the present invention mediates memory access requests from one or more arithmetic control devices or one or more input/output control devices to one or more main memory devices. , in a memory control device having a fault location information holding register that holds fault information detected within the own device or fault information reported from the main memory device, creating fault location classification information from the contents of the holding register; A fault location classification information creation circuit to be edited, and a fault location classification register for holding the fault location classification information created by the fault location classification information creation circuit and displaying the retained contents on the arithmetic control unit or input/output device are provided. It is composed of
前記構成によれば障害個所分類情報を容易に作成でき、
各装置に対し、その内容を表示可能となり、本発明の目
的は完全に達成される。According to the above configuration, failure location classification information can be easily created.
The contents of each device can be displayed, and the object of the present invention is completely achieved.
（実 雄側） 以下、図面を参照して本発明をさらに詳しく説明する。(real male side) Hereinafter, the present invention will be explained in more detail with reference to the drawings.
第１図は本発明によるメモリ制御回路の実施例を示すブ
ロック図であり、情報処理装置の全体図である。第２図
は障害個所表示回路の詳細図である。メモリ制御装置３
は演算制御装置１あるいは入出力制御装置２からのメモ
リアクセス要求を各装置対応のメモリアクセス要求元ポ
ート部ｌＯで受付け、共通処理部１１で要求に応じた処
理を行々う。FIG. 1 is a block diagram showing an embodiment of a memory control circuit according to the present invention, and is an overall diagram of an information processing device. FIG. 2 is a detailed diagram of the fault location display circuit. Memory control device 3
The memory access request from the arithmetic control unit 1 or the input/output control unit 2 is accepted by the memory access request source port unit 10 corresponding to each device, and the common processing unit 11 performs processing according to the request.
主メモリ装置アクセスが必要な場合は、主メモリポート
部１２から主メモリ装置４に対し、メモリ読出し要求あ
るいはメモリ書込要求を行なう。When main memory device access is required, a memory read request or a memory write request is made from the main memory port section 12 to the main memory device 4.
主メそり装置４からメチリデータが読出されると主メモ
リポート部１２、共通処理部１１あるいはメモリアクセ
ス要求元ポート部１０を介して演算制御装置１または入
出力制御装置２ヘメモリデータが送られる。メモリ制御
装置３でこのよう力処理が行なわれる際に各処理部で障
害有無の検出が行なわれる。When the metric data is read from the main memory device 4, the memory data is sent to the arithmetic control device 1 or the input/output control device 2 via the main memory port section 12, the common processing section 11, or the memory access request source port section 10. When the memory control device 3 performs such force processing, each processing section detects the presence or absence of a failure.
メモリ制御装置３での障害検出は上述のメそりアクセス
要求元への障害報告あるいは障害個所分類情報報告の目
的だけで行なわれるのではなく、障害個所の修理交換単
位を表示子る目的でも行なわれている。Fault detection in the memory control device 3 is performed not only for the purpose of reporting the fault or fault location classification information to the above-mentioned memory access request source, but also for the purpose of indicating the repair/replacement unit of the fault location. ing.
メモリ制御装置３内の各回路で検出されたパリティエラ
ー、主メモリ装置４から報告されてきた障害報告信号等
は報告２０として障害個所表示回路１３に保持され、こ
の保持された障害報告はさらに保守診断装置５に送出さ
れる。Parity errors detected in each circuit in the memory control device 3, fault report signals reported from the main memory device 4, etc. are held as a report 20 in the fault location display circuit 13, and this held fault report is further maintained. It is sent to the diagnostic device 5.
保守診断装置５ではこの障害報告を受取ると障害個所表
示回路１３内の前記保持情報を読出し、修理交換単位を
指摘する情報とする。When the maintenance diagnosis device 5 receives this fault report, it reads out the information held in the fault location display circuit 13 and uses it as information indicating a repair/replacement unit.
本発明においては障害個所分類情報作成回路１４および
障害個所分類レジスタ１５を追加している。In the present invention, a fault location classification information creation circuit 14 and a fault location classification register 15 are added.
障害個所分類情報作成回路１４では障害個所表示回路１
３内の保持情報から障害個所分類情報が作成され、その
結果は障害個所分類レジスタ１５に設定保持される。障
害個所分類レジスタ１５の出力２１は各装置へ送られる
。In the fault location classification information creation circuit 14, the fault location display circuit 1
Fault location classification information is created from the information held in 3, and the result is set and held in the fault location classification register 15. The output 21 of the failure location classification register 15 is sent to each device.
メモリアクセス要求元装置ではメモリ制御装置３から障
害報告があったとき障害個所分類レジスタ１５の出力２
１の内容を拾い、障害個所分類情報とする。In the memory access request source device, when a failure is reported from the memory control device 3, the output 2 of the failure location classification register 15 is output.
The contents of 1 are picked up and used as fault location classification information.
障害個所分類情報２１の作成例を第２図を用いて説明す
る。An example of creating the failure location classification information 21 will be explained using FIG. 2.
メモリ制御装置内のあるレジスタ２００がパリティエラ
ーを発生すると、それがパリティエラー検出回路２０１
で検出され、障害個所保持レジスタ２０２の１ビツトに
報告２０がされ登録される。When a certain register 200 in the memory control device generates a parity error, it is detected by the parity error detection circuit 201.
20 is detected, and a report 20 is made and registered in 1 bit of the fault location holding register 202.
障害個所保持レジスタ２０２には同様に図示しない他の
レジスタからパリティエラー等の障害検出報告があった
場合も、それが登録される。登録単位は修理交換単位の
区別がつく単位で行なわれ、障害個所分類単位より細か
い。障害代表作成回路２０３では障害検出結果が登録さ
れたか否かを調べるために障害個所保持レジスタ２０２
の論理和がとられ、障害代表信号２１１が作成される。Similarly, if a failure detection report such as a parity error is received from another register (not shown), it is also registered in the failure location register 202. The registration unit is a unit that can be distinguished from the repair/replacement unit, and is more detailed than the failure location classification unit. The fault representative creation circuit 203 uses the fault location holding register 202 to check whether the fault detection result has been registered.
A logical sum is taken, and a fault representative signal 211 is created.
障害代表信号２１１がオンになると、障害個所保持レジ
スタ２０２の内容はその状態にホールドされる。このホ
ールドはレジスタ２００ ｏパリティエラーが他のレジ
スタに伝播したときにもそのパリティエラーで障害個所
保持レジスタ２０２の他のビットが設定されたりしない
ようにし、障害の第１原因とがった回路が障害個所保持
レジスタ２０２の内容で容易に区別できるようにするた
めに行々われる。障害代表信号２１１は微分回路２０４
によりその前線が微分され、保守診断装置５に対し、障
害検出報告２１２が行なわれる。保守診断装置５はこの
障害検出報告２１２を受取ると障害個所保持レジスタ２
０２の内容を読出し、その後、障害個所保持レジスタイ
ニシャライズ信号２１４により障害個所保持レジスタ２
０２の内容をイニシャライズし、新規の障害登録を可能
にする。When the fault representative signal 211 turns on, the contents of the fault location holding register 202 are held in that state. This hold prevents other bits in the fault location holding register 202 from being set due to the parity error even if the parity error in the register 200 is propagated to other registers, and prevents the parity error from setting other bits in the fault location register 202. This is done so that the contents of the holding register 202 can be easily distinguished. The fault representative signal 211 is sent to the differentiating circuit 204
The front line is differentiated, and a failure detection report 212 is sent to the maintenance diagnosis device 5. When the maintenance diagnosis device 5 receives this fault detection report 212, it stores the fault location holding register 2.
02 is read out, and then the fault location holding register 2 is read out by the fault location holding register initialization signal 214.
Initializes the contents of 02 and enables new fault registration.
障害個所保持レジスタ２０２の各ビットは障害個所分類
単位のいずれかに区分けされる。Each bit of the fault location holding register 202 is classified into one of the fault location classification units.
例えば、メモリアクセス要求元装置からのメモリアクセ
スに伴なう動作指定コード、メモリアドレスおよび書込
データはメモリアクセスに伴なう動作指定コード、メモ
リアドレスおヨヒ書込データはメモリアクセス要求元ボ
ート部ｌＯ内の動作指定コード、メモリアドレスレジス
タおよび書込データレジスタに受取られるが、これらの
レジスタのパリティエラー検出結果はそれぞれ障害個所
保持レジスタ２０２０対、応する各ビットに報告される
。For example, the operation specification code, memory address, and write data associated with memory access from the memory access request source device are the operation specification code associated with memory access, and the memory address and write data are the memory access request source boat. The operation designation code, memory address register, and write data register in IO receive the parity error detection results of these registers, and the results of parity error detection of these registers are reported to each corresponding bit of the fault location holding register 2020, respectively.
動作指定コードレジスタ、メモリアドレスレジスタ、書
込データレジスタは修理交換単位としては別であっても
障害個所分類単位としてはメモリアクセス要求元装置−
メモリ制御装置間インタフェース障害として同一単位と
なる。障害個所分類情報作成回路１４では障害個所分類
単位毎に障害個所保持レジスタ２０２の各ビットの論理
和をとることにより障害個所分類レジスタ１５への設定
情報を作成する。この設定情報の障害個所分類レジスタ
１５へのセット信号２１５は微分回路２０４の出力であ
る。これによシ障害個所分類レジスタλ５には最後に検
出された障害の障害個所分類情報が登録されており、保
守診断装置５からの障害個所保持レジスタイニシャライ
ズ信号２１４によってその内容が消されることはなく他
の装置は障害個所分類レジスタ１５の出力２１を自由な
タイミングで参照することが可能となる。障害個所分類
レジスタ１５の出力は直接各装置に送出せず、保持診断
装置５経由で表示するなど、表示手段の実現方法には自
由度がある。Even though the operation specification code register, memory address register, and write data register are separate units for repair/replacement, they are classified as a failure location by the device that requested memory access.
It is the same unit as the interface failure between memory control devices. The fault location classification information creation circuit 14 creates setting information for the fault location classification register 15 by calculating the logical sum of each bit of the fault location holding register 202 for each fault location classification unit. A set signal 215 for setting this setting information to the failure location classification register 15 is the output of the differentiating circuit 204. As a result, the fault location classification information of the last detected fault is registered in the fault location classification register λ5, and its contents will not be erased by the fault location holding register initialization signal 214 from the maintenance diagnosis device 5. Other devices can refer to the output 21 of the failure location classification register 15 at any time. There is a degree of freedom in how the display means can be implemented, such as displaying the output of the failure location classification register 15 not directly to each device but via the holding/diagnosing device 5.
（発明の効果）
本発明は以上、詳しく説明したように障害個所表示回路
を利用し、障害個所分類情報作成回路および障害個所分
類レジスタを設けることにより容易に障害個所分類情報
の作成、表示が行なえるという効果がある。(Effects of the Invention) As described in detail above, the present invention utilizes a fault location display circuit and provides a fault location classification information creation circuit and a fault location classification register, thereby making it possible to easily create and display fault location classification information. It has the effect of
第１図は本発明によるメモリ制御装置の実施例を示すブ
ロック図、第２図は第１図の回路の一部をさらに詳細に
示したブロック図である。
ｌ・・・演算制御装置 ２・・・入出力制御装置３・
・・メモリ制御装置 ４・・・主メモリ装置５・・・保
守診断装置 ｌＯ・・・ポート部１１・・・共通制御
部 １２・・・主メモリポート部１３・・・障害個所
表示回路
１４・・・障害個所分類情報作成回路
１５・・・障害個所分類レジスタ
２００・・・レジスタFIG. 1 is a block diagram showing an embodiment of a memory control device according to the present invention, and FIG. 2 is a block diagram showing a part of the circuit in FIG. 1 in more detail. l... Arithmetic control device 2... Input/output control device 3.
...Memory control device 4...Main memory device 5...Maintenance diagnosis device IO...Port section 11...Common control section 12...Main memory port section 13...Fault location display circuit 14. ...Fault location classification information creation circuit 15...Fault location classification register 200...Register
Claims (1)
ら１以上の主メモリ装置に対するメモリアクセス要求を
仲介しており、自装置内で検出された障害情報または前
記主メモリ装置から報告されてきた障害情報を保持する
障害個所情報保持レジスタを有するメモリ制御装置にお
いて、前記保持レジスタの内容から障害個所分類情報を
作成、編集する障害個所分類情報作成回路と、前記障害
個所分類情報作成回路で作成された障害個所分類情報を
保持し、その保持内容を前記演算制御装置または入出力
装置に表示する障害個所分類レジスタを設けたことを特
徴とするメモリ制御装置。Mediates memory access requests from one or more arithmetic control units or one or more input/output control units to one or more main memory devices, and receives fault information detected within the own device or reported from the main memory device. In a memory control device having a fault location information holding register that holds fault information, a fault location classification information creation circuit that creates and edits fault location classification information from the contents of the holding register; 1. A memory control device comprising: a fault location classification register that holds fault location classification information and displays the held content on the arithmetic and control unit or input/output device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15347484A JPS6132153A (en) | 1984-07-24 | 1984-07-24 | Memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15347484A JPS6132153A (en) | 1984-07-24 | 1984-07-24 | Memory controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132153A true JPS6132153A (en) | 1986-02-14 |
Family
ID=15563360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15347484A Pending JPS6132153A (en) | 1984-07-24 | 1984-07-24 | Memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132153A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7844873B2 (en) * | 2006-10-05 | 2010-11-30 | Nec Electronics Corporation | Fault location estimation system, fault location estimation method, and fault location estimation program for multiple faults in logic circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420625A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Fault discrimination ststem of memory system |
| JPS57762A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Fault display system |
| JPS5933559A (en) * | 1982-08-18 | 1984-02-23 | Mitsubishi Electric Corp | Failure display system in computer system |
-
1984
- 1984-07-24 JP JP15347484A patent/JPS6132153A/en active Pending
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