JPS61147551A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61147551A JPS61147551A JP59269910A JP26991084A JPS61147551A JP S61147551 A JPS61147551 A JP S61147551A JP 59269910 A JP59269910 A JP 59269910A JP 26991084 A JP26991084 A JP 26991084A JP S61147551 A JPS61147551 A JP S61147551A
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- wiring
- holes
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- layer wiring
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims description 30
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に配線パター7の模倣
、コピーを防止するための配線層間絶縁膜に11.する
スルーホールに関するものである。
、コピーを防止するための配線層間絶縁膜に11.する
スルーホールに関するものである。
従来、多層配線構造を有する半導体装置は、例えば第2
図(a)、 (b)の構造を有している。すなわち、第
2図(a)、 (b)に示すように、#−導体基板21
の上に設けられた絶縁膜22上に下層配線23a〜23
6が形成されその上に層間絶縁膜24が形成され、前記
層間絶縁膜24には、下層配線と上層配#!を電気的に
接続するスルーホール25a〜25e −IJ1形成さ
れ、その上に上層配線27a〜27cが形成される。第
2図(b)は従来例の平面図であり、第2図(a)は、
第2図(b)のA−人′間の断面図である。
図(a)、 (b)の構造を有している。すなわち、第
2図(a)、 (b)に示すように、#−導体基板21
の上に設けられた絶縁膜22上に下層配線23a〜23
6が形成されその上に層間絶縁膜24が形成され、前記
層間絶縁膜24には、下層配線と上層配#!を電気的に
接続するスルーホール25a〜25e −IJ1形成さ
れ、その上に上層配線27a〜27cが形成される。第
2図(b)は従来例の平面図であり、第2図(a)は、
第2図(b)のA−人′間の断面図である。
従来の多層配線構造では、平面図の第2図(b) i見
れば回路図を持っていない第3者でも、23Cの配線と
23 b12)配線、23aの配線が、それぞれスルー
ホール25a、25b、25C1−介して上層配線27
aに電気的に接続していることがわかる。即ち第3者で
も半導体基板の平面写真あるいは平面図が手に入ること
により、あるいは顕微鏡により上から観察することによ
り従来技術では多層配線において、層間絶縁膜VC士層
配線と上層配線間のスルーホールが電気的に接続さ几て
いることが確実であるため、他業者は順次上層パターン
から下層パターンまた下層パター7から上層パター/へ
スルーホールを通して配線を追ってゆけば、その製品の
回路パターンを解読することが比較的容易にできる。
れば回路図を持っていない第3者でも、23Cの配線と
23 b12)配線、23aの配線が、それぞれスルー
ホール25a、25b、25C1−介して上層配線27
aに電気的に接続していることがわかる。即ち第3者で
も半導体基板の平面写真あるいは平面図が手に入ること
により、あるいは顕微鏡により上から観察することによ
り従来技術では多層配線において、層間絶縁膜VC士層
配線と上層配線間のスルーホールが電気的に接続さ几て
いることが確実であるため、他業者は順次上層パターン
から下層パターンまた下層パター7から上層パター/へ
スルーホールを通して配線を追ってゆけば、その製品の
回路パターンを解読することが比較的容易にできる。
一万、半導体装置の高集積化が進むにつれ開発工数、開
発費は著しく増大しつつある。ところが競合他業者は、
開発された半導体装置の配線パターン、及び回路を上記
したように解読し、複製することによりわずかの費用−
工数で同等の製品を開発できるという問題が生じてきた
。
発費は著しく増大しつつある。ところが競合他業者は、
開発された半導体装置の配線パターン、及び回路を上記
したように解読し、複製することによりわずかの費用−
工数で同等の製品を開発できるという問題が生じてきた
。
本発明に上記問題点に対処してなされたもので、多層配
線構造の配線パター7の解読、模倣、コピーを防止する
ことができる半導体装ff1lt−提供することを目的
とする。
線構造の配線パター7の解読、模倣、コピーを防止する
ことができる半導体装ff1lt−提供することを目的
とする。
本発明の半導体装置は、多層配線構造を有する半導体装
置において、下層配線と上層配線全接続するスルーホー
ルを有し、かつ前記スルーホールと見かけの寸法はほぼ
同等で下層配線と上層配線とを電気的に接続しない複数
の擬似スルーホールを有することにより構成される。
置において、下層配線と上層配線全接続するスルーホー
ルを有し、かつ前記スルーホールと見かけの寸法はほぼ
同等で下層配線と上層配線とを電気的に接続しない複数
の擬似スルーホールを有することにより構成される。
〔実施例J
次に、本発明の実施例について5図面全参照して説明す
る。第1図(a)、 (b)は本発明の一実施例の平面
図およびA−A’間の断面図である。
る。第1図(a)、 (b)は本発明の一実施例の平面
図およびA−A’間の断面図である。
第1図(al、 (b)において、半導体基板1の上に
設けられた絶縁膜2の上に下層配線3a〜36が形成さ
れ、その上に層間絶縁膜4が形成され1層間絶縁膜4に
は下層配線と上層配線全電気的に接続するスルーホール
58〜5eが形成さnると共に、スルーホール53〜5
eと見かけの寸法はほぼ同等で、下層配線と上層配線を
電気的に接続しない複数の擬似スルーホール6a、6b
が形成され、さらにその上に上層配線7a〜7cが形成
されている。
設けられた絶縁膜2の上に下層配線3a〜36が形成さ
れ、その上に層間絶縁膜4が形成され1層間絶縁膜4に
は下層配線と上層配線全電気的に接続するスルーホール
58〜5eが形成さnると共に、スルーホール53〜5
eと見かけの寸法はほぼ同等で、下層配線と上層配線を
電気的に接続しない複数の擬似スルーホール6a、6b
が形成され、さらにその上に上層配線7a〜7cが形成
されている。
今、第1図(a)の平面図金兄るとき、回路図を持って
いない第3者lCは3e、 3d、 3c、 3
b。
いない第3者lCは3e、 3d、 3c、 3
b。
311(D配線がそれぞし5 a、 6 a、 6
b、 5 b。
b、 5 b。
5Cの孔を通じて7aの上層配線に接続しているように
見える。しかしながら実際には3e、3b。
見える。しかしながら実際には3e、3b。
3!IO配線が、そnぞれ5a、5b、5cのスルーホ
ールを介して7aの上層配線に接続しているだけで他の
3d、3cの配線は7aとは、電気的に接続されていな
いのである。
ールを介して7aの上層配線に接続しているだけで他の
3d、3cの配線は7aとは、電気的に接続されていな
いのである。
従って、第3者が本半導体装置の回路図を解読すること
は、技術的に困難であり、解読し得るとしても従来例の
半導体装置の回路図を知り得るに要する時間とコストの
何倍もの時間とコストヲ要すること\考えられ、特に集
積回路の大規模化にともないその効果は大きくなる。す
なわち、半導体装置の配線パターン及び回路模倣の防止
に役立つものである。
は、技術的に困難であり、解読し得るとしても従来例の
半導体装置の回路図を知り得るに要する時間とコストの
何倍もの時間とコストヲ要すること\考えられ、特に集
積回路の大規模化にともないその効果は大きくなる。す
なわち、半導体装置の配線パターン及び回路模倣の防止
に役立つものである。
以上説明したように、本発明は多層配線構造において電
気的接続を行なわない擬似スルーホールを設けることに
より、配線パターンの模倣、コピー1−防止することが
でき集積回路装置の開発者の保it−することができる
。
気的接続を行なわない擬似スルーホールを設けることに
より、配線パターンの模倣、コピー1−防止することが
でき集積回路装置の開発者の保it−することができる
。
第1図(a)、 (b)f1本発明の一実施例の平面図
およびA−A’線に於ける断面図、第2図(a)、 (
b)は従来構造の多層配線を有する半導体装置の一例の
平面図及びそのA−A’線に於ける断面図である。 1.21・・・・・・半導体基板、2.22・・・・・
・絶縁膜、3a、3b、3c、3d、3e、23a、2
3b。 23 c、 23 d、 23 a・・・・・・下
層配線b4*24・・・・・・層間絶縁膜、5a、
5b、 5c、 5d、 5e。 25a、25b、25c、25d、25e・−・−スル
ーホール、5a、5b・・・・・・擬似スルーホール、
7a、7b、7c、27a、27b、27cm−・・・
・上層配線。
およびA−A’線に於ける断面図、第2図(a)、 (
b)は従来構造の多層配線を有する半導体装置の一例の
平面図及びそのA−A’線に於ける断面図である。 1.21・・・・・・半導体基板、2.22・・・・・
・絶縁膜、3a、3b、3c、3d、3e、23a、2
3b。 23 c、 23 d、 23 a・・・・・・下
層配線b4*24・・・・・・層間絶縁膜、5a、
5b、 5c、 5d、 5e。 25a、25b、25c、25d、25e・−・−スル
ーホール、5a、5b・・・・・・擬似スルーホール、
7a、7b、7c、27a、27b、27cm−・・・
・上層配線。
Claims (1)
- 多層配線構造を有する半導体装置において、下層配線と
上層配線間の層間絶縁膜に下層配線と上層配線を電気的
に接続するスルーホールを有し、かつ前記スルーホール
と見かけの寸法はほぼ同等で下層配線と上層配線とを電
気的に接続しない複数の擬似スルーホールを有すること
を特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59269910A JPS61147551A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59269910A JPS61147551A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61147551A true JPS61147551A (ja) | 1986-07-05 |
JPH0374032B2 JPH0374032B2 (ja) | 1991-11-25 |
Family
ID=17478921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59269910A Granted JPS61147551A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61147551A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5821582A (en) * | 1993-07-22 | 1998-10-13 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
WO1998057373A1 (fr) * | 1997-06-13 | 1998-12-17 | Inside Technologies | Procede de fabrication d'un circuit integre et circuit integre realise selon ce procede |
EP1193758A1 (en) * | 2000-10-02 | 2002-04-03 | STMicroelectronics S.r.l. | Anti-deciphering contacts |
EP1202353A1 (en) * | 2000-10-27 | 2002-05-02 | STMicroelectronics S.r.l. | Mask programmed ROM and method of fabrication |
WO2002059967A3 (en) * | 2001-01-24 | 2003-02-20 | Hrl Lab Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
WO2002103785A3 (en) * | 2001-06-15 | 2003-08-14 | Hrl Lab Llc | Cmos process |
WO2003098692A1 (en) * | 2002-05-14 | 2003-11-27 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
FR3059145A1 (fr) * | 2016-11-22 | 2018-05-25 | Stmicroelectronics (Rousset) Sas | Procede de formation d'au moins une discontinuite electrique dans un circuit integre et circuit integre correspondant |
FR3059144A1 (fr) * | 2016-11-22 | 2018-05-25 | Stmicroelectronics (Rousset) Sas | Procede de formation d'au moins une discontinuite electrique dans une partie d'interconnexion d'un circuit integre sans ajout de materiau supplementaire, et circuit integre correspondant |
US10049991B2 (en) | 2016-11-22 | 2018-08-14 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an interconnection part of an integrated circuit, and corresponding integrated circuit |
-
1984
- 1984-12-21 JP JP59269910A patent/JPS61147551A/ja active Granted
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5821582A (en) * | 1993-07-22 | 1998-10-13 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
WO1998057373A1 (fr) * | 1997-06-13 | 1998-12-17 | Inside Technologies | Procede de fabrication d'un circuit integre et circuit integre realise selon ce procede |
EP1193758A1 (en) * | 2000-10-02 | 2002-04-03 | STMicroelectronics S.r.l. | Anti-deciphering contacts |
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US6791191B2 (en) * | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
WO2002059967A3 (en) * | 2001-01-24 | 2003-02-20 | Hrl Lab Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
WO2002103785A3 (en) * | 2001-06-15 | 2003-08-14 | Hrl Lab Llc | Cmos process |
US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
JP2005526401A (ja) * | 2002-05-14 | 2005-09-02 | エイチアールエル ラボラトリーズ,エルエルシー | リバースエンジニアリングに対する防御を有する集積回路 |
GB2405531A (en) * | 2002-05-14 | 2005-03-02 | Hrl Lab Llc | Integrated circuit with reverse engineering protection |
WO2003098692A1 (en) * | 2002-05-14 | 2003-11-27 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
GB2405531B (en) * | 2002-05-14 | 2006-04-12 | Hrl Lab Llc | Integrated circuit with reverse engineering protection |
JP4729303B2 (ja) * | 2002-05-14 | 2011-07-20 | エイチアールエル ラボラトリーズ,エルエルシー | リバースエンジニアリングに対する防御を有する集積回路 |
FR3059145A1 (fr) * | 2016-11-22 | 2018-05-25 | Stmicroelectronics (Rousset) Sas | Procede de formation d'au moins une discontinuite electrique dans un circuit integre et circuit integre correspondant |
FR3059144A1 (fr) * | 2016-11-22 | 2018-05-25 | Stmicroelectronics (Rousset) Sas | Procede de formation d'au moins une discontinuite electrique dans une partie d'interconnexion d'un circuit integre sans ajout de materiau supplementaire, et circuit integre correspondant |
CN108091576A (zh) * | 2016-11-22 | 2018-05-29 | 意法半导体(鲁塞)公司 | 在集成电路中形成至少一个电中断的方法及相应集成电路 |
US10049982B2 (en) | 2016-11-22 | 2018-08-14 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an interconnection part of an integrated circuit without addition of additional material, and corresponding integrated circuit |
US10049991B2 (en) | 2016-11-22 | 2018-08-14 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an interconnection part of an integrated circuit, and corresponding integrated circuit |
US10177101B2 (en) | 2016-11-22 | 2019-01-08 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an integrated circuit, and corresponding integrated circuit |
US10861802B2 (en) | 2016-11-22 | 2020-12-08 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an integrated circuit, and corresponding integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0374032B2 (ja) | 1991-11-25 |
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