JPS61147551A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61147551A JPS61147551A JP59269910A JP26991084A JPS61147551A JP S61147551 A JPS61147551 A JP S61147551A JP 59269910 A JP59269910 A JP 59269910A JP 26991084 A JP26991084 A JP 26991084A JP S61147551 A JPS61147551 A JP S61147551A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- holes
- upper layer
- layer wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims description 30
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に配線パター７の模倣
、コピーを防止するための配線層間絶縁膜に１１．する
スルーホールに関するものである。
、コピーを防止するための配線層間絶縁膜に１１．する
スルーホールに関するものである。
従来、多層配線構造を有する半導体装置は、例えば第２
図（ａ）、 （ｂ）の構造を有している。すなわち、第
２図（ａ）、 （ｂ）に示すように、＃−導体基板２１
の上に設けられた絶縁膜２２上に下層配線２３ａ〜２３
６が形成されその上に層間絶縁膜２４が形成され、前記
層間絶縁膜２４には、下層配線と上層配＃！を電気的に
接続するスルーホール２５ａ〜２５ｅ −ＩＪ１形成さ
れ、その上に上層配線２７ａ〜２７ｃが形成される。第
２図（ｂ）は従来例の平面図であり、第２図（ａ）は、
第２図（ｂ）のＡ−人′間の断面図である。
図（ａ）、 （ｂ）の構造を有している。すなわち、第
２図（ａ）、 （ｂ）に示すように、＃−導体基板２１
の上に設けられた絶縁膜２２上に下層配線２３ａ〜２３
６が形成されその上に層間絶縁膜２４が形成され、前記
層間絶縁膜２４には、下層配線と上層配＃！を電気的に
接続するスルーホール２５ａ〜２５ｅ −ＩＪ１形成さ
れ、その上に上層配線２７ａ〜２７ｃが形成される。第
２図（ｂ）は従来例の平面図であり、第２図（ａ）は、
第２図（ｂ）のＡ−人′間の断面図である。
従来の多層配線構造では、平面図の第２図（ｂ） ｉ見
れば回路図を持っていない第３者でも、２３Ｃの配線と
２３ ｂ１２）配線、２３ａの配線が、それぞれスルー
ホール２５ａ、２５ｂ、２５Ｃ１−介して上層配線２７
ａに電気的に接続していることがわかる。即ち第３者で
も半導体基板の平面写真あるいは平面図が手に入ること
により、あるいは顕微鏡により上から観察することによ
り従来技術では多層配線において、層間絶縁膜ＶＣ士層
配線と上層配線間のスルーホールが電気的に接続さ几て
いることが確実であるため、他業者は順次上層パターン
から下層パターンまた下層パター７から上層パター／へ
スルーホールを通して配線を追ってゆけば、その製品の
回路パターンを解読することが比較的容易にできる。
れば回路図を持っていない第３者でも、２３Ｃの配線と
２３ ｂ１２）配線、２３ａの配線が、それぞれスルー
ホール２５ａ、２５ｂ、２５Ｃ１−介して上層配線２７
ａに電気的に接続していることがわかる。即ち第３者で
も半導体基板の平面写真あるいは平面図が手に入ること
により、あるいは顕微鏡により上から観察することによ
り従来技術では多層配線において、層間絶縁膜ＶＣ士層
配線と上層配線間のスルーホールが電気的に接続さ几て
いることが確実であるため、他業者は順次上層パターン
から下層パターンまた下層パター７から上層パター／へ
スルーホールを通して配線を追ってゆけば、その製品の
回路パターンを解読することが比較的容易にできる。
一万、半導体装置の高集積化が進むにつれ開発工数、開
発費は著しく増大しつつある。ところが競合他業者は、
開発された半導体装置の配線パターン、及び回路を上記
したように解読し、複製することによりわずかの費用−
工数で同等の製品を開発できるという問題が生じてきた
。
発費は著しく増大しつつある。ところが競合他業者は、
開発された半導体装置の配線パターン、及び回路を上記
したように解読し、複製することによりわずかの費用−
工数で同等の製品を開発できるという問題が生じてきた
。
本発明に上記問題点に対処してなされたもので、多層配
線構造の配線パター７の解読、模倣、コピーを防止する
ことができる半導体装ｆｆ１ｌｔ−提供することを目的
とする。
線構造の配線パター７の解読、模倣、コピーを防止する
ことができる半導体装ｆｆ１ｌｔ−提供することを目的
とする。
本発明の半導体装置は、多層配線構造を有する半導体装
置において、下層配線と上層配線全接続するスルーホー
ルを有し、かつ前記スルーホールと見かけの寸法はほぼ
同等で下層配線と上層配線とを電気的に接続しない複数
の擬似スルーホールを有することにより構成される。
置において、下層配線と上層配線全接続するスルーホー
ルを有し、かつ前記スルーホールと見かけの寸法はほぼ
同等で下層配線と上層配線とを電気的に接続しない複数
の擬似スルーホールを有することにより構成される。
〔実施例Ｊ
次に、本発明の実施例について５図面全参照して説明す
る。第１図（ａ）、 （ｂ）は本発明の一実施例の平面
図およびＡ−Ａ’間の断面図である。
る。第１図（ａ）、 （ｂ）は本発明の一実施例の平面
図およびＡ−Ａ’間の断面図である。
第１図（ａｌ、 （ｂ）において、半導体基板１の上に
設けられた絶縁膜２の上に下層配線３ａ〜３６が形成さ
れ、その上に層間絶縁膜４が形成され１層間絶縁膜４に
は下層配線と上層配線全電気的に接続するスルーホール
５８〜５ｅが形成さｎると共に、スルーホール５３〜５
ｅと見かけの寸法はほぼ同等で、下層配線と上層配線を
電気的に接続しない複数の擬似スルーホール６ａ、６ｂ
が形成され、さらにその上に上層配線７ａ〜７ｃが形成
されている。
設けられた絶縁膜２の上に下層配線３ａ〜３６が形成さ
れ、その上に層間絶縁膜４が形成され１層間絶縁膜４に
は下層配線と上層配線全電気的に接続するスルーホール
５８〜５ｅが形成さｎると共に、スルーホール５３〜５
ｅと見かけの寸法はほぼ同等で、下層配線と上層配線を
電気的に接続しない複数の擬似スルーホール６ａ、６ｂ
が形成され、さらにその上に上層配線７ａ〜７ｃが形成
されている。
今、第１図（ａ）の平面図金兄るとき、回路図を持って
いない第３者ｌＣは３ｅ、 ３ｄ、 ３ｃ、 ３
ｂ。
いない第３者ｌＣは３ｅ、 ３ｄ、 ３ｃ、 ３
ｂ。
３１１（Ｄ配線がそれぞし５ ａ、 ６ ａ、 ６
ｂ、 ５ ｂ。
ｂ、 ５ ｂ。
５Ｃの孔を通じて７ａの上層配線に接続しているように
見える。しかしながら実際には３ｅ、３ｂ。
見える。しかしながら実際には３ｅ、３ｂ。
３！ＩＯ配線が、そｎぞれ５ａ、５ｂ、５ｃのスルーホ
ールを介して７ａの上層配線に接続しているだけで他の
３ｄ、３ｃの配線は７ａとは、電気的に接続されていな
いのである。
ールを介して７ａの上層配線に接続しているだけで他の
３ｄ、３ｃの配線は７ａとは、電気的に接続されていな
いのである。
従って、第３者が本半導体装置の回路図を解読すること
は、技術的に困難であり、解読し得るとしても従来例の
半導体装置の回路図を知り得るに要する時間とコストの
何倍もの時間とコストヲ要すること＼考えられ、特に集
積回路の大規模化にともないその効果は大きくなる。す
なわち、半導体装置の配線パターン及び回路模倣の防止
に役立つものである。
は、技術的に困難であり、解読し得るとしても従来例の
半導体装置の回路図を知り得るに要する時間とコストの
何倍もの時間とコストヲ要すること＼考えられ、特に集
積回路の大規模化にともないその効果は大きくなる。す
なわち、半導体装置の配線パターン及び回路模倣の防止
に役立つものである。
以上説明したように、本発明は多層配線構造において電
気的接続を行なわない擬似スルーホールを設けることに
より、配線パターンの模倣、コピー１−防止することが
でき集積回路装置の開発者の保ｉｔ−することができる
。
気的接続を行なわない擬似スルーホールを設けることに
より、配線パターンの模倣、コピー１−防止することが
でき集積回路装置の開発者の保ｉｔ−することができる
。
第１図（ａ）、 （ｂ）ｆ１本発明の一実施例の平面図
およびＡ−Ａ’線に於ける断面図、第２図（ａ）、 （
ｂ）は従来構造の多層配線を有する半導体装置の一例の
平面図及びそのＡ−Ａ’線に於ける断面図である。 １．２１・・・・・・半導体基板、２．２２・・・・・
・絶縁膜、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、２３ａ、２
３ｂ。 ２３ ｃ、 ２３ ｄ、 ２３ ａ・・・・・・下
層配線ｂ４＊２４・・・・・・層間絶縁膜、５ａ、
５ｂ、 ５ｃ、 ５ｄ、 ５ｅ。 ２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ・−・−スル
ーホール、５ａ、５ｂ・・・・・・擬似スルーホール、
７ａ、７ｂ、７ｃ、２７ａ、２７ｂ、２７ｃｍ−・・・
・上層配線。
およびＡ−Ａ’線に於ける断面図、第２図（ａ）、 （
ｂ）は従来構造の多層配線を有する半導体装置の一例の
平面図及びそのＡ−Ａ’線に於ける断面図である。 １．２１・・・・・・半導体基板、２．２２・・・・・
・絶縁膜、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、２３ａ、２
３ｂ。 ２３ ｃ、 ２３ ｄ、 ２３ ａ・・・・・・下
層配線ｂ４＊２４・・・・・・層間絶縁膜、５ａ、
５ｂ、 ５ｃ、 ５ｄ、 ５ｅ。 ２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ・−・−スル
ーホール、５ａ、５ｂ・・・・・・擬似スルーホール、
７ａ、７ｂ、７ｃ、２７ａ、２７ｂ、２７ｃｍ−・・・
・上層配線。
Claims (1)
- 多層配線構造を有する半導体装置において、下層配線と
上層配線間の層間絶縁膜に下層配線と上層配線を電気的
に接続するスルーホールを有し、かつ前記スルーホール
と見かけの寸法はほぼ同等で下層配線と上層配線とを電
気的に接続しない複数の擬似スルーホールを有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269910A JPS61147551A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269910A JPS61147551A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61147551A true JPS61147551A (ja) | 1986-07-05 |
| JPH0374032B2 JPH0374032B2 (ja) | 1991-11-25 |
Family
ID=17478921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269910A Granted JPS61147551A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147551A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821582A (en) * | 1993-07-22 | 1998-10-13 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
| WO1998057373A1 (fr) * | 1997-06-13 | 1998-12-17 | Inside Technologies | Procede de fabrication d'un circuit integre et circuit integre realise selon ce procede |
| EP1193758A1 (en) * | 2000-10-02 | 2002-04-03 | STMicroelectronics S.r.l. | Anti-deciphering contacts |
| EP1202353A1 (en) * | 2000-10-27 | 2002-05-02 | STMicroelectronics S.r.l. | Mask programmed ROM and method of fabrication |
| WO2002059967A3 (en) * | 2001-01-24 | 2003-02-20 | Hrl Lab Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| WO2002103785A3 (en) * | 2001-06-15 | 2003-08-14 | Hrl Lab Llc | Cmos process |
| WO2003098692A1 (en) * | 2002-05-14 | 2003-11-27 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| FR3059145A1 (fr) * | 2016-11-22 | 2018-05-25 | Stmicroelectronics (Rousset) Sas | Procede de formation d'au moins une discontinuite electrique dans un circuit integre et circuit integre correspondant |
| FR3059144A1 (fr) * | 2016-11-22 | 2018-05-25 | Stmicroelectronics (Rousset) Sas | Procede de formation d'au moins une discontinuite electrique dans une partie d'interconnexion d'un circuit integre sans ajout de materiau supplementaire, et circuit integre correspondant |
| US10049991B2 (en) | 2016-11-22 | 2018-08-14 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an interconnection part of an integrated circuit, and corresponding integrated circuit |
-
1984
- 1984-12-21 JP JP59269910A patent/JPS61147551A/ja active Granted
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821582A (en) * | 1993-07-22 | 1998-10-13 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
| WO1998057373A1 (fr) * | 1997-06-13 | 1998-12-17 | Inside Technologies | Procede de fabrication d'un circuit integre et circuit integre realise selon ce procede |
| EP1193758A1 (en) * | 2000-10-02 | 2002-04-03 | STMicroelectronics S.r.l. | Anti-deciphering contacts |
| EP1202353A1 (en) * | 2000-10-27 | 2002-05-02 | STMicroelectronics S.r.l. | Mask programmed ROM and method of fabrication |
| US6791191B2 (en) * | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| WO2002059967A3 (en) * | 2001-01-24 | 2003-02-20 | Hrl Lab Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| WO2002103785A3 (en) * | 2001-06-15 | 2003-08-14 | Hrl Lab Llc | Cmos process |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| JP2005526401A (ja) * | 2002-05-14 | 2005-09-02 | エイチアールエル ラボラトリーズ，エルエルシー | リバースエンジニアリングに対する防御を有する集積回路 |
| GB2405531A (en) * | 2002-05-14 | 2005-03-02 | Hrl Lab Llc | Integrated circuit with reverse engineering protection |
| WO2003098692A1 (en) * | 2002-05-14 | 2003-11-27 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| GB2405531B (en) * | 2002-05-14 | 2006-04-12 | Hrl Lab Llc | Integrated circuit with reverse engineering protection |
| JP4729303B2 (ja) * | 2002-05-14 | 2011-07-20 | エイチアールエル ラボラトリーズ，エルエルシー | リバースエンジニアリングに対する防御を有する集積回路 |
| FR3059145A1 (fr) * | 2016-11-22 | 2018-05-25 | Stmicroelectronics (Rousset) Sas | Procede de formation d'au moins une discontinuite electrique dans un circuit integre et circuit integre correspondant |
| FR3059144A1 (fr) * | 2016-11-22 | 2018-05-25 | Stmicroelectronics (Rousset) Sas | Procede de formation d'au moins une discontinuite electrique dans une partie d'interconnexion d'un circuit integre sans ajout de materiau supplementaire, et circuit integre correspondant |
| CN108091576A (zh) * | 2016-11-22 | 2018-05-29 | 意法半导体(鲁塞)公司 | 在集成电路中形成至少一个电中断的方法及相应集成电路 |
| US10049982B2 (en) | 2016-11-22 | 2018-08-14 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an interconnection part of an integrated circuit without addition of additional material, and corresponding integrated circuit |
| US10049991B2 (en) | 2016-11-22 | 2018-08-14 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an interconnection part of an integrated circuit, and corresponding integrated circuit |
| US10177101B2 (en) | 2016-11-22 | 2019-01-08 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an integrated circuit, and corresponding integrated circuit |
| US10861802B2 (en) | 2016-11-22 | 2020-12-08 | Stmicroelectronics (Rousset) Sas | Method for forming at least one electrical discontinuity in an integrated circuit, and corresponding integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374032B2 (ja) | 1991-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI327368B (en) | Multilayered integrated circuit with extraneous conductive traces | |
| TWI279882B (en) | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign | |
| JPS61147551A (ja) | 半導体装置 | |
| US3618201A (en) | Method of fabricating lsi circuits | |
| JPH09162279A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6193694A (ja) | 集積回路装置 | |
| JPH0423495A (ja) | 多層配線基板 | |
| TWI677271B (zh) | 線路基板及其製作方法 | |
| JPS5825292A (ja) | 印刷配線板 | |
| JPH05183007A (ja) | 半導体基板等のパッド構造 | |
| JP2712806B2 (ja) | 半導体集積回路 | |
| JPS584193Y2 (ja) | 多層配線装置 | |
| JP2778235B2 (ja) | 半導体装置 | |
| JPS5910767Y2 (ja) | 多層印刷配線構造 | |
| JPS61501295A (ja) | ウェハスケールパッケージシステム | |
| JPS63136694A (ja) | 多層配線基板 | |
| JPH0377324A (ja) | 半導体集積回路 | |
| JP2587611B2 (ja) | 電子装置 | |
| JPS60113995A (ja) | 多層プリント配線基板 | |
| JPS6288339A (ja) | ポリイミド膜多層記線 | |
| JPH04196461A (ja) | 半導体集積回路 | |
| JPH03185788A (ja) | 電気回路形成方法 | |
| JPH0531299B2 (ja) | ||
| JPH04218943A (ja) | １チップｌｓｉの製造方法 | |
| JPH04106857U (ja) | ジヤンパーチツプ |