JPH0445011B2 - - Google Patents
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- JPH0445011B2 JPH0445011B2 JP62261945A JP26194587A JPH0445011B2 JP H0445011 B2 JPH0445011 B2 JP H0445011B2 JP 62261945 A JP62261945 A JP 62261945A JP 26194587 A JP26194587 A JP 26194587A JP H0445011 B2 JPH0445011 B2 JP H0445011B2
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- 230000001105 regulatory effect Effects 0.000 claims abstract description 10
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Networks Using Active Elements (AREA)
- Optical Communication System (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、位相弁別器と、入力側が欠陥のある
クロツクを入力するのに用いられまた出力側が前
記位相弁別器の第１入力側に接続された第１分周
器と、入力側が前記位相弁別器の出力側と接続さ
れておりかつ出力側が調整されたクロツクを出力
するのに用いられる調整−発振部と、入力側が前
記調整−発振部の出力側にまた出力側が前記位相
弁別器の第２入力側に接続されている第２分周器
とを有する位相調整回路に関する。
クロツクを入力するのに用いられまた出力側が前
記位相弁別器の第１入力側に接続された第１分周
器と、入力側が前記位相弁別器の出力側と接続さ
れておりかつ出力側が調整されたクロツクを出力
するのに用いられる調整−発振部と、入力側が前
記調整−発振部の出力側にまた出力側が前記位相
弁別器の第２入力側に接続されている第２分周器
とを有する位相調整回路に関する。
従来の技術
この種の位相調整回路（PLLループ）は
“Halbleiter−Schaltungstechnik”テイーチエ、
シエンク共著、第６版シユプリンガー出版社、ベ
ルリン、ハイデルベルグ、ニユーヨーク、東京、
1983年の第828頁〜829頁により公知である。
“Halbleiter−Schaltungstechnik”テイーチエ、
シエンク共著、第６版シユプリンガー出版社、ベ
ルリン、ハイデルベルグ、ニユーヨーク、東京、
1983年の第828頁〜829頁により公知である。
定期刊行物“telcom report”、第９巻（1986
年）、第５号、第261頁〜267頁に別のデイジタル
信号−マルチプレクス装置が記載されている。こ
の装置では、受信路に配設されたデマルチプレク
サにおいて、それぞれのサブチヤネルの再生を行
なうのにそのチヤネルのクロツクが必要である。
クロツクの再生は通常位相調整回路PLLにより、
バツフアメモリとの共働で行なわれる。この場
合、分離されるサブチヤネルはその欠陥のあるク
ロツクによりバツフアメモリへ読込まれ、この欠
陥のあるクロツクから高精度の位相調整回路によ
り得られたジツタの少ないクロツクによつて読出
される。高精度の位相調整回路がジツタの減衰の
要件のために必要である。
年）、第５号、第261頁〜267頁に別のデイジタル
信号−マルチプレクス装置が記載されている。こ
の装置では、受信路に配設されたデマルチプレク
サにおいて、それぞれのサブチヤネルの再生を行
なうのにそのチヤネルのクロツクが必要である。
クロツクの再生は通常位相調整回路PLLにより、
バツフアメモリとの共働で行なわれる。この場
合、分離されるサブチヤネルはその欠陥のあるク
ロツクによりバツフアメモリへ読込まれ、この欠
陥のあるクロツクから高精度の位相調整回路によ
り得られたジツタの少ないクロツクによつて読出
される。高精度の位相調整回路がジツタの減衰の
要件のために必要である。
調整−発振部は通常、位相偏差をできるだけ小
さくするために、アナログ積分器を有する。しか
し積分器の下側限界周波数のため不所望にジツタ
が増加することがある。
さくするために、アナログ積分器を有する。しか
し積分器の下側限界周波数のため不所望にジツタ
が増加することがある。
デイジタル信号−マルチプレクス装置
DSMX2／34では、16の2Mbit／ｓ−チヤネルか
らクロツクを再生するのに同じ数の位相調整回路
が必要である。
DSMX2／34では、16の2Mbit／ｓ−チヤネルか
らクロツクを再生するのに同じ数の位相調整回路
が必要である。
発明が解決しようとする問題点
本発明の課題は、例えばデイジタル信号−マル
チプレクス装置またデイジタル信号−デマルチプ
レクサにおいて、複数の位相調整回路群の寸法及
びコストを低減することである。
チプレクス装置またデイジタル信号−デマルチプ
レクサにおいて、複数の位相調整回路群の寸法及
びコストを低減することである。
問題点を解決するための手段
冒頭に記載の形式の位相調整回路から出発し、
この課題は本発明により、調整−発振部におい
て、制御入力側が位相弁別器の出力側と接続され
た平均値形成用の加算カウンタと、水晶発振器
と、第１入力側が前記加算カウンタの出力側にま
た第２入力側が前記水晶発振器の出力側及び前記
加算カウンタのクロツク入力側に接続された排他
的OR−ゲートと、入力側が前記排他的OR−ゲ
ートの出力側に接続されかつ出力側が調整−発振
部の出力側を形成する第３分周器とをそれぞれ設
け、さらに水晶発振器の補助周波数を、調整され
たクロツクの周波数に第３分周器の分周係数を乗
算して得られた周波数よりも低く選択することに
よつて解決される。
この課題は本発明により、調整−発振部におい
て、制御入力側が位相弁別器の出力側と接続され
た平均値形成用の加算カウンタと、水晶発振器
と、第１入力側が前記加算カウンタの出力側にま
た第２入力側が前記水晶発振器の出力側及び前記
加算カウンタのクロツク入力側に接続された排他
的OR−ゲートと、入力側が前記排他的OR−ゲ
ートの出力側に接続されかつ出力側が調整−発振
部の出力側を形成する第３分周器とをそれぞれ設
け、さらに水晶発振器の補助周波数を、調整され
たクロツクの周波数に第３分周器の分周係数を乗
算して得られた周波数よりも低く選択することに
よつて解決される。
その際水晶発振器の出力側を、固有の水晶発振
器を有しない複数の位相調整回路の排他的OR−
ゲートの第２入力側と接続すると有利である。
器を有しない複数の位相調整回路の排他的OR−
ゲートの第２入力側と接続すると有利である。
それにより多数の位相調整回路を１つの共通の
外部水晶発振器と完全に集積することができる。
所定の固有ジツタとジツタ減衰特性で許容されな
いジツタ増加に関しては、そのために必要な回路
コストを小さく、かつ電力消費を低く保つことが
できる。
外部水晶発振器と完全に集積することができる。
所定の固有ジツタとジツタ減衰特性で許容されな
いジツタ増加に関しては、そのために必要な回路
コストを小さく、かつ電力消費を低く保つことが
できる。
欠陥クロツクを平均周波数が2.048MHzに調整
する際、すべての分周器に対し分周係数16を選択
し、加算カウンタは2048まで計数し、水晶発振器
は32.76MHzの周波数を送出するように構成する
と有利である。
する際、すべての分周器に対し分周係数16を選択
し、加算カウンタは2048まで計数し、水晶発振器
は32.76MHzの周波数を送出するように構成する
と有利である。
それによりデイジタル信号−マルチプレクス装
置DSMX2／８では１つの共通の水晶発振器を４
重に使用でき、デイジタル信号−マルチプレクス
装置DSMX2／34では１つの共通の水晶発振器を
16重に使用でき、また他のデイジタル信号−マル
チプレクサ、またはデイジタル信号−デマルチプ
レクサでは何重もの使用が可能である。
置DSMX2／８では１つの共通の水晶発振器を４
重に使用でき、デイジタル信号−マルチプレクス
装置DSMX2／34では１つの共通の水晶発振器を
16重に使用でき、また他のデイジタル信号−マル
チプレクサ、またはデイジタル信号−デマルチプ
レクサでは何重もの使用が可能である。
実施例
以下実施例に基づいて本発明を詳細に説明す
る。
る。
第１図は、周波数FLの欠陥のあるクロツク入
力側１を有する、従来技術による位相調整回路
PLLを示し、分周器２、入力側４，５及び出力
側６を有する位相弁別器３、調整−発振部７、位
相調整回路PLLによつて調整されたクロツク出
力側８、及び分周器９を有する。
力側１を有する、従来技術による位相調整回路
PLLを示し、分周器２、入力側４，５及び出力
側６を有する位相弁別器３、調整−発振部７、位
相調整回路PLLによつて調整されたクロツク出
力側８、及び分周器９を有する。
第２図は本発明の調整−発振部７を詳細に示
す。この回路部は平均値形成用の加算カウンタ１
１、分周器１２、排他的OR−ゲート１３、及び
水晶発振器１５を有する。
す。この回路部は平均値形成用の加算カウンタ１
１、分周器１２、排他的OR−ゲート１３、及び
水晶発振器１５を有する。
第３図は水晶発振器１５の出力信号の補助周波
数FH、加算カウンタ１１の出力信号周波数FX、
及び排他的OR−ゲート１３の出力側における２
つの信号の周波数の和FH＋FXのパルス波形図
である。
数FH、加算カウンタ１１の出力信号周波数FX、
及び排他的OR−ゲート１３の出力側における２
つの信号の周波数の和FH＋FXのパルス波形図
である。
第１図と第２図による位相調整回路は次のよう
に動作する。入力側１に供給される周波数FLの
障害のあるクロツクは、カウンタの形の分周器２
により分周され、位相弁別器３の入力側４へ、変
動する周期を有する矩形電圧として印加される。
ここで分周器２の分周係数には、例えば連続して
到来する３つの欠陥から発生することのある最大
ジツタを考慮しなければならない。矩形波電圧の
立上りエツジでトリガされるRS−フリツプフロ
ツプとして構成された位相弁別器３は前記矩形電
圧と、周波数FAのクロツクを分周器９での分周
して取出されて、位相弁別器３の入力側５に印加
される電圧との位相差を比較する。そのため分周
器９は分周器２と同じ構成を有する。
に動作する。入力側１に供給される周波数FLの
障害のあるクロツクは、カウンタの形の分周器２
により分周され、位相弁別器３の入力側４へ、変
動する周期を有する矩形電圧として印加される。
ここで分周器２の分周係数には、例えば連続して
到来する３つの欠陥から発生することのある最大
ジツタを考慮しなければならない。矩形波電圧の
立上りエツジでトリガされるRS−フリツプフロ
ツプとして構成された位相弁別器３は前記矩形電
圧と、周波数FAのクロツクを分周器９での分周
して取出されて、位相弁別器３の入力側５に印加
される電圧との位相差を比較する。そのため分周
器９は分周器２と同じ構成を有する。
周波数FAのクロツクを形成するために、まず
水晶発振器１５が補助周波数FHの矩形電圧を供
給する。この補助周波数はクロツクの周波数FA
に分周器１２の分周係数N12を乗算した周波数よ
り低い。読出しクロツクの許容公差±△FAにお
いて、FH＜N12（FA−△FA）が成り立つ。補助
周波数FHの半周期中の、周波数FXを用いた排
他的ORゲート１３を介しての極性反転により補
助周波数FHのパルス列の平均周波数はFH＋FX
の値まで高められる。その際極性反転位置におい
て位相誤差が生じる。この位相誤差は分周器１２
によつてパルス列を分周することにより残留位相
誤差（固有ジツタ） π／N12＝１／2N12UIにまで縮小される。ただし1UI＝ １単位間隔＝2πである。読出しクロツクの周波
数は従つて、 FA＝１／N12（FH＋FX）となる。
水晶発振器１５が補助周波数FHの矩形電圧を供
給する。この補助周波数はクロツクの周波数FA
に分周器１２の分周係数N12を乗算した周波数よ
り低い。読出しクロツクの許容公差±△FAにお
いて、FH＜N12（FA−△FA）が成り立つ。補助
周波数FHの半周期中の、周波数FXを用いた排
他的ORゲート１３を介しての極性反転により補
助周波数FHのパルス列の平均周波数はFH＋FX
の値まで高められる。その際極性反転位置におい
て位相誤差が生じる。この位相誤差は分周器１２
によつてパルス列を分周することにより残留位相
誤差（固有ジツタ） π／N12＝１／2N12UIにまで縮小される。ただし1UI＝ １単位間隔＝2πである。読出しクロツクの周波
数は従つて、 FA＝１／N12（FH＋FX）となる。
位相弁別器３の出力信号はそのオン・オフ比に
相応して、クロツク入力側を開放及びしや断する
制御入力側を介し加算カウンタ１２を制御する。
この加算カウンタの出力周波数FXはFH／N12と
FLとの平均周波数差と等しい。ただしN12は分周
器１２の分周係数である。補助周波数FHは排他
的OR−ゲート１３を直接制御する。加算カウン
タ１１の出力が周波数FAを有するクロツクの周
波数の引込み範囲、ひいては補助周波数FHを定
める。
相応して、クロツク入力側を開放及びしや断する
制御入力側を介し加算カウンタ１２を制御する。
この加算カウンタの出力周波数FXはFH／N12と
FLとの平均周波数差と等しい。ただしN12は分周
器１２の分周係数である。補助周波数FHは排他
的OR−ゲート１３を直接制御する。加算カウン
タ１１の出力が周波数FAを有するクロツクの周
波数の引込み範囲、ひいては補助周波数FHを定
める。
ジツタ伝達関数の限界周波数FQは
FQ＝FA／2π・N11・N2から求められる。ここで分周
係数の指標数は相応する分周器、及び加算カウン
タを示す。この位相調整回路に積分作用はないの
で、ジツタが増加することはない。
タを示す。この位相調整回路に積分作用はないの
で、ジツタが増加することはない。
水晶発振器１５の出力側には付加的に複数の、
例えば３個ないし15個の水晶発振器を有しない位
相調整回路のそれぞれの排他的OR−ゲート１３
の第２入力側１４ａ，１４ｂ……１４ｎを接続す
ることができる。
例えば３個ないし15個の水晶発振器を有しない位
相調整回路のそれぞれの排他的OR−ゲート１３
の第２入力側１４ａ，１４ｂ……１４ｎを接続す
ることができる。
第４図は本発明による位相調整回路の具体的実
施例を示す。分周器２ａ，９ａ、及び１２ａはそ
れぞれ分周係数TF＝16を有する。加算カウンタ
１１ａはそれが１つの出力信号を送出するまでに
2048を計数する。水晶発振器１５ａは補助周波数
FH＝32.76MHzを発生する。加算カウンタ１１ａ
は平均して、周波数FX＝0.008MHzを送出する。
排他的OR−ゲート１３の出力側には周波数FH
＋FX＝32.768MHzが0.5UIのジツタで発生する。
出力側８にはクロツクFA＝2.048MHzが、分周器
１２ａにて分周計数分の１、即ち1/16に低減され
たジツタ（0.032UI）を伴つて送出される。
施例を示す。分周器２ａ，９ａ、及び１２ａはそ
れぞれ分周係数TF＝16を有する。加算カウンタ
１１ａはそれが１つの出力信号を送出するまでに
2048を計数する。水晶発振器１５ａは補助周波数
FH＝32.76MHzを発生する。加算カウンタ１１ａ
は平均して、周波数FX＝0.008MHzを送出する。
排他的OR−ゲート１３の出力側には周波数FH
＋FX＝32.768MHzが0.5UIのジツタで発生する。
出力側８にはクロツクFA＝2.048MHzが、分周器
１２ａにて分周計数分の１、即ち1/16に低減され
たジツタ（0.032UI）を伴つて送出される。
第５図は、第１図および第４図の回路点１，
４，８，５におけるパルス列を示す。回路点１に
おけるパルス列は３つのパルスが欠けているため
ギヤツプ（欠陥クロツク）を含んでいる。このパ
ルス列が第５図の実施例では、分周器２ａにて４
により分周される（第４図では分周器２ａにて16
により分周される）。第５図の回路点４における
パルス列は、回路点１におけるパルス列が４によ
り分周されたものである。回路点１における、各
２つめの正の信号エツジの際に、回路点４のパル
スの状態が交番する。これにより、ギヤツプはパ
ルス幅に比較して小さくなる。第５図では、回路
点８におけるパルス列は、回路点１におけるパル
ス列と同じ数を有しているが、しかし時間に関し
てより一層均一に分配されている。このパルス列
が第５図では４により分周され、それにより回路
点５のパルス列が生じる（第４図の実施例では、
分周器９ａにて16により分周される）。
４，８，５におけるパルス列を示す。回路点１に
おけるパルス列は３つのパルスが欠けているため
ギヤツプ（欠陥クロツク）を含んでいる。このパ
ルス列が第５図の実施例では、分周器２ａにて４
により分周される（第４図では分周器２ａにて16
により分周される）。第５図の回路点４における
パルス列は、回路点１におけるパルス列が４によ
り分周されたものである。回路点１における、各
２つめの正の信号エツジの際に、回路点４のパル
スの状態が交番する。これにより、ギヤツプはパ
ルス幅に比較して小さくなる。第５図では、回路
点８におけるパルス列は、回路点１におけるパル
ス列と同じ数を有しているが、しかし時間に関し
てより一層均一に分配されている。このパルス列
が第５図では４により分周され、それにより回路
点５のパルス列が生じる（第４図の実施例では、
分周器９ａにて16により分周される）。
直ぐ順次連続して欠けるパルスを４つより少な
い数有するギヤツプに対しては４により分周し、
順次連続するパルスを16より少ない数有するギヤ
ツプに対しては16により分周すると、回路点４の
パルス列と回路点５のパルス列に正の信号エツジ
が交互に連続して発生する。これは第５図に×印
で示してあり、位相弁別器に対して重要である。
い数有するギヤツプに対しては４により分周し、
順次連続するパルスを16より少ない数有するギヤ
ツプに対しては16により分周すると、回路点４の
パルス列と回路点５のパルス列に正の信号エツジ
が交互に連続して発生する。これは第５図に×印
で示してあり、位相弁別器に対して重要である。
第６図には、位相弁別器としての公知の信号エ
ツジトリガ型RSフリツプフロツプの作用が示さ
れている。回路点４の各正の信号エツジの際に、
回路点６の正の信号エツジが生起し、回路点５の
各正の信号エツジの際に回路点６の負の信号エツ
ジが生起する。回路点４のパルス列が回路点５の
パルス列に対してずらされると、回路点６のパル
ス列におけるオンオフ比が変化する。
ツジトリガ型RSフリツプフロツプの作用が示さ
れている。回路点４の各正の信号エツジの際に、
回路点６の正の信号エツジが生起し、回路点５の
各正の信号エツジの際に回路点６の負の信号エツ
ジが生起する。回路点４のパルス列が回路点５の
パルス列に対してずらされると、回路点６のパル
ス列におけるオンオフ比が変化する。
第６図に基づき、本発明の実際の作用を説明す
る。発振器１５により形成された回路点10のパル
ス列が上から４番目に示されている。このパルス
列は場所が不足しているため、作用する信号エツ
ジのみが示されている。端子６のパルス列が正の
パルスを有している限り、回路点10の信号エツジ
が加算計数器１１ａに作用する。このパルスはＡ
に示されている。第６図の実施例では、加算計数
器１１ａは32により分周する（第４図では、加算
計数器１１ａは2048により分周する）。加算計数
器の出力側のパルス列FXが第６図の一番下に示
されている。状態の交番はパルスＡの各16番目の
パルスで行われる。引き続き行われるFHとFX
の加算は第３図に示されている。排他的ORゲー
ト１３および分周器１２の作用は一般に公知であ
る。
る。発振器１５により形成された回路点10のパル
ス列が上から４番目に示されている。このパルス
列は場所が不足しているため、作用する信号エツ
ジのみが示されている。端子６のパルス列が正の
パルスを有している限り、回路点10の信号エツジ
が加算計数器１１ａに作用する。このパルスはＡ
に示されている。第６図の実施例では、加算計数
器１１ａは32により分周する（第４図では、加算
計数器１１ａは2048により分周する）。加算計数
器の出力側のパルス列FXが第６図の一番下に示
されている。状態の交番はパルスＡの各16番目の
パルスで行われる。引き続き行われるFHとFX
の加算は第３図に示されている。排他的ORゲー
ト１３および分周器１２の作用は一般に公知であ
る。
発明の効果
本発明により１つの外部水晶発振器を多数の位
相調整回路（PLL）が共用できるので、装置全
体の寸法とコストが低減され、しかも電力消費を
低く保つことができる。
相調整回路（PLL）が共用できるので、装置全
体の寸法とコストが低減され、しかも電力消費を
低く保つことができる。
第１図は従来技術による位相調整回路のブロツ
ク図、第２図は第１図の位相調整回路に使用でき
る本発明による調整−発振部のブロツク部、第３
図は第１図と第２図の位相調整回路の動作を説明
するためのパルス波形図、第４図は本発明による
具体的実施例のブロツク図、第５図は第１図と第
４図の種々異なる回路点に発生するパルス列を示
すパルス波形図、第６図はRSフリツプフロツプ
のトリガを説明するためのパルス波形図である。 １……欠陥のあるクロツク入力側、２，２ａ，
９，９ａ，１２，１２ａ，１６……分周器、３…
…位相弁別器、７……調整−発振部、１０……加
算カウンタ、１１，１１ａ……加算カウンタ、１
３……排他的OR−ゲート、１５，１５ａ……水
晶発振器、FA……クロツク周波数、FQ……ジツ
タ伝達関数の限界周波数、FH……補助周波数、
FL……欠陥のあるクロツク周波数、FX……加算
カウンタ１１の出力周波数。
ク図、第２図は第１図の位相調整回路に使用でき
る本発明による調整−発振部のブロツク部、第３
図は第１図と第２図の位相調整回路の動作を説明
するためのパルス波形図、第４図は本発明による
具体的実施例のブロツク図、第５図は第１図と第
４図の種々異なる回路点に発生するパルス列を示
すパルス波形図、第６図はRSフリツプフロツプ
のトリガを説明するためのパルス波形図である。 １……欠陥のあるクロツク入力側、２，２ａ，
９，９ａ，１２，１２ａ，１６……分周器、３…
…位相弁別器、７……調整−発振部、１０……加
算カウンタ、１１，１１ａ……加算カウンタ、１
３……排他的OR−ゲート、１５，１５ａ……水
晶発振器、FA……クロツク周波数、FQ……ジツ
タ伝達関数の限界周波数、FH……補助周波数、
FL……欠陥のあるクロツク周波数、FX……加算
カウンタ１１の出力周波数。
Claims (1)
- 【特許請求の範囲】 １ 位相弁別器３と、入力側１が欠陥のあるクロ
ツクを入力するのに用いられまた出力側が前記位
相弁別器３の第１入力側４に接続された第１分周
器２と、入力側が前記位相弁別器３の出力側６に
接続されておりかつ出力側８が調整されたクロツ
クを出力するのに用いられる調整−発振部７と、
入力側が前記調整−発振部７の出力側８にまた出
力側が前記位相弁別器３の第２入力側５に接続さ
れている第２分周器９とを有する位相調整回路
PLLにおいて、調整−発振部７に制御入力側が
位相弁別器３の出力側６に接続された平均値形成
用の加算カウンタ１１と、水晶発振器１５と、第
１入力側が前記加算カウンタ１１の出力側にまた
第２入力側１４が前記水晶発振器１５の出力側及
び前記加算カウンタ１１のクロツク入力側に接続
された排他的OR−ゲート１３と、入力側が前記
排他的OR−ゲート１３の出力側に接続されかつ
出力側が調整−発振部７の出力側８を形成する第
３分周器１２とをそれぞれ設け、さらに水晶発振
器１５の補助周波数FHを、調整されたクロツク
の周波数FAに第３分周器１２の分周係数を乗算
して得られた周波数よりも低く選択することを特
徴とする位相調整回路。 ２ 水晶発振器１５の出力側１４が、固有の水晶
発振器を有しない複数の位相調整回路の排他的
OR−ゲート１３の第２入力側１４，１４ａ，１
４ｂ，１４ｃと接続されている特許請求の範囲第
１項記載の位相調整回路。 ３ 欠陥のあるクロツクを平均周波数2.048MHz
に調整するために、すべての分周器２，９，１２
に対し分周係数１６を選択し、加算カウンタ１１
は2048まで計数し、また水晶発振器１５は
32.76MHzの補助周波数FHを送出する特許請求の
範囲第１項または第２項記載の位相調整回路。 ４ デイジタル信号−マルチプレクス装置
DSMX2／８において１つの共通の水晶発振器が
４重に使用される特許請求の範囲第３項記載の位
相調整回路。 ５ デイジタル信号−マルチプレクス装置
DSMX2／34において１つの共通の水晶発振器１
５が16重に使用される特許請求の範囲第３項記載
の位相調整回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3635641 | 1986-10-20 | ||
| DE3635641.7 | 1986-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63109609A JPS63109609A (ja) | 1988-05-14 |
| JPH0445011B2 true JPH0445011B2 (ja) | 1992-07-23 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261945A Granted JPS63109609A (ja) | 1986-10-20 | 1987-10-19 | 位相調整回路 |
Country Status (11)
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|---|---|
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| EP (1) | EP0266588B1 (ja) |
| JP (1) | JPS63109609A (ja) |
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| DE (1) | DE3770410D1 (ja) |
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