JPS6113807A - プッシュプル増幅回路 - Google Patents
プッシュプル増幅回路Info
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- JPS6113807A JPS6113807A JP13495684A JP13495684A JPS6113807A JP S6113807 A JPS6113807 A JP S6113807A JP 13495684 A JP13495684 A JP 13495684A JP 13495684 A JP13495684 A JP 13495684A JP S6113807 A JPS6113807 A JP S6113807A
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- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45224—One output of the differential amplifier being taken into consideration
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、プッシュプル増幅回路に関するものである。
背景技術
第1図は、従来の代表的な対称型ツノシュプル増幅回路
を示す。対称型ジノシーグル増幅回路は、図から明らか
なように対称の回路配置構成となっており、NPNトラ
ンジスタQ1a、Q2aよシなる差動増幅回路lα、P
NPドライバトランジスタQ3cL、NPN出力トラン
ジスタQ4a等を備える一方の回路が、PNPトランジ
スタQ 、6 r Q26よりなる差動増幅回路lb、
NPNドライバトランジスタQ5.、PNP出力トラン
ジスタQ4b等を備える他方の回路に正負対称に接続さ
れている。差動増幅回路1bの共通エミッタと正側電源
電圧子V。0との間には電流工、を流す電流源2が、差
動増幅回路1αの共通エミッタと負側電源電圧’ccと
の間には電流■2を流す電流源3が設けられている。ト
ランジスタQ、cL、Q1.の各コレクタは、抵抗R+
a + ”11を経て正側電源電圧+vcoおよび負
側電源電圧−vccにそれぞれ接続されている。ドライ
バトランジスタQ3(Lのコレクタとドライバトランジ
スタQ3.のコレクタとは、ダイオードD4.D2およ
び電圧変換用抵抗Rを経て接続されている。
を示す。対称型ジノシーグル増幅回路は、図から明らか
なように対称の回路配置構成となっており、NPNトラ
ンジスタQ1a、Q2aよシなる差動増幅回路lα、P
NPドライバトランジスタQ3cL、NPN出力トラン
ジスタQ4a等を備える一方の回路が、PNPトランジ
スタQ 、6 r Q26よりなる差動増幅回路lb、
NPNドライバトランジスタQ5.、PNP出力トラン
ジスタQ4b等を備える他方の回路に正負対称に接続さ
れている。差動増幅回路1bの共通エミッタと正側電源
電圧子V。0との間には電流工、を流す電流源2が、差
動増幅回路1αの共通エミッタと負側電源電圧’ccと
の間には電流■2を流す電流源3が設けられている。ト
ランジスタQ、cL、Q1.の各コレクタは、抵抗R+
a + ”11を経て正側電源電圧+vcoおよび負
側電源電圧−vccにそれぞれ接続されている。ドライ
バトランジスタQ3(Lのコレクタとドライバトランジ
スタQ3.のコレクタとは、ダイオードD4.D2およ
び電圧変換用抵抗Rを経て接続されている。
トランジスタQ、aのベースとトランジスタQ、bとの
共通接続点は対称シンシープル増幅回路の非反転入力端
子4を構成し、トランジスタQ2aのベースとトランジ
スタQ2.のベースとの共通接続点は対称グツシープル
増幅回路の反転入力端子5を構成している。出力トラン
ジスタQ4CLのエミッタと出力トランジスタQ4.の
エミッタとは各エミッタ抵抗la8を経て接続され、こ
れらエミッタ抵抗の共通接続点が対称プツシニブル増幅
回路の出力端子6を構成している。
共通接続点は対称シンシープル増幅回路の非反転入力端
子4を構成し、トランジスタQ2aのベースとトランジ
スタQ2.のベースとの共通接続点は対称グツシープル
増幅回路の反転入力端子5を構成している。出力トラン
ジスタQ4CLのエミッタと出力トランジスタQ4.の
エミッタとは各エミッタ抵抗la8を経て接続され、こ
れらエミッタ抵抗の共通接続点が対称プツシニブル増幅
回路の出力端子6を構成している。
このような従来の対称型グツシープル増幅回路では、ド
ライバトランジスタQ3(ztQ3bの共通バイアス電
流■3と出力トランジスタQ4cLtQ46の共通バイ
アス電流工、とけ、はぼ の関係にあり、バイアス電流■3が変動すればバイアス
電1tI4も変動することになる。したがって、出力を
一定にするには、バイアス電aI5を一定にしなければ
ならない。
ライバトランジスタQ3(ztQ3bの共通バイアス電
流■3と出力トランジスタQ4cLtQ46の共通バイ
アス電流工、とけ、はぼ の関係にあり、バイアス電流■3が変動すればバイアス
電1tI4も変動することになる。したがって、出力を
一定にするには、バイアス電aI5を一定にしなければ
ならない。
ドライバトランジスタQ3(L、Q5bのバイアス電流
■3を一定にするためには、これらトランジスタのエミ
ッタに抵抗FL2 a + ”2 bをそれぞれ挿入し
なければならない。しかし、これら抵抗を挿入するとプ
ツシ−ゾル増幅回路の利得が下がるという問題が生じる
。そこで、バイパスコンデンサcF、t−抵抗”2 a
tFL25にそれぞれ並列に接続すれば、高域の利得
は解決されるが、低域では低い利得になシ周波数選択性
を持ってしまうという欠点を生じる。パイ・ぐスコンデ
ンサCつの挿入は、大量の負帰還を施す増幅回路では安
定性の面からも好ましくない。
■3を一定にするためには、これらトランジスタのエミ
ッタに抵抗FL2 a + ”2 bをそれぞれ挿入し
なければならない。しかし、これら抵抗を挿入するとプ
ツシ−ゾル増幅回路の利得が下がるという問題が生じる
。そこで、バイパスコンデンサcF、t−抵抗”2 a
tFL25にそれぞれ並列に接続すれば、高域の利得
は解決されるが、低域では低い利得になシ周波数選択性
を持ってしまうという欠点を生じる。パイ・ぐスコンデ
ンサCつの挿入は、大量の負帰還を施す増幅回路では安
定性の面からも好ましくない。
以上のように従来の対称型ブツシュゾル増幅回路は
(1) バイアス電流が不安定でバラツキが大きい(
2)低域で十分な利得が得られない (3) バイアス電流を安定にしようとすると利得が
小さくなる 等の欠点があった。
2)低域で十分な利得が得られない (3) バイアス電流を安定にしようとすると利得が
小さくなる 等の欠点があった。
本発明の目的は直流領域までの広帯域性を有しかつ高い
利得を持つブツシュゾル増幅回路を提供することである
。
利得を持つブツシュゾル増幅回路を提供することである
。
上記の目的を達成する為に、本発明によるブツシュゾル
増幅回路においては駆動出力段から逆相信号発生段へ該
駆動出方段の直流バイアス電流の一部を同相負帰還する
帰還回路をもうけて駆動出力段を流れるバイアス電流を
一定にして、回路の動作を安定にしている。
増幅回路においては駆動出力段から逆相信号発生段へ該
駆動出方段の直流バイアス電流の一部を同相負帰還する
帰還回路をもうけて駆動出力段を流れるバイアス電流を
一定にして、回路の動作を安定にしている。
第2図は、本発明の一実施例を示す回路図である。図中
、第1図と同じ要素には同一の番号または符号を付して
示す。この実施例は、ドライバトランジスタQ3a+Q
36のバイアス電流■3を検出する極性の異なる2つの
NPNトランジスタQ5a、EPNP トランジスタQ
5.とを備えている。これらトランジスタのベースは、
電圧変換用抵抗凡の両端に接続されている。また、トラ
ンジスタQ5.およびQ5.のベース間には、大容量の
コンデンサCが接続されている。トランジスタQ5(L
sQ56のエミッタはダイオードD4を介して共通に接
続されてぃる。また、トランジスタQ5a、のコレクタ
はカレントミラーを構成するトランジスタQ6cL1ダ
イオードD3aに接続され、トランジスタQ6Gのコレ
クタは差動増幅回路1αのトランジスタQ1(L’Q2
(Zの共通エミッタに接続されている。トランジスタQ
5.のコレクタはカレントミラーを構成するトランジス
タQ66、ダイオードD3.に接続され、トランジスタ
Q6bのコレクタは差動増幅回路1bのトランジスタQ
11 +Q26の共通エミッタに接続されている。
、第1図と同じ要素には同一の番号または符号を付して
示す。この実施例は、ドライバトランジスタQ3a+Q
36のバイアス電流■3を検出する極性の異なる2つの
NPNトランジスタQ5a、EPNP トランジスタQ
5.とを備えている。これらトランジスタのベースは、
電圧変換用抵抗凡の両端に接続されている。また、トラ
ンジスタQ5.およびQ5.のベース間には、大容量の
コンデンサCが接続されている。トランジスタQ5(L
sQ56のエミッタはダイオードD4を介して共通に接
続されてぃる。また、トランジスタQ5a、のコレクタ
はカレントミラーを構成するトランジスタQ6cL1ダ
イオードD3aに接続され、トランジスタQ6Gのコレ
クタは差動増幅回路1αのトランジスタQ1(L’Q2
(Zの共通エミッタに接続されている。トランジスタQ
5.のコレクタはカレントミラーを構成するトランジス
タQ66、ダイオードD3.に接続され、トランジスタ
Q6bのコレクタは差動増幅回路1bのトランジスタQ
11 +Q26の共通エミッタに接続されている。
以上のような対称型ジノシュプル増幅回路において、ド
ライバトランジスタQ5a、Q5bのバイアス電流I3
が増大すると、電圧変換用抵抗Rの両端間の電圧が増大
し、トランジスタQ5CL、Q5.のベース電圧が増大
する結果、これらトランジスタQ5.z+Q56のコレ
クタ電流が増大する。その結果、カレントミラーのトラ
ンジスタQ6(L、Q6.のコレクタ電流が増大する。
ライバトランジスタQ5a、Q5bのバイアス電流I3
が増大すると、電圧変換用抵抗Rの両端間の電圧が増大
し、トランジスタQ5CL、Q5.のベース電圧が増大
する結果、これらトランジスタQ5.z+Q56のコレ
クタ電流が増大する。その結果、カレントミラーのトラ
ンジスタQ6(L、Q6.のコレクタ電流が増大する。
カレントミラーのトランジスタQ6aのコレクタ電流と
差動増幅回路1αのトランジスタQ1a、Q2aの各エ
ミッタ電流との和は、電流源3の電流■2に等しく、か
つ、カレントミラーのトランジスタQ6.のコレクタ電
流と差動増幅回路1bのトランジスタQ16 +Q26
の各エミッタ電流との和は、電流源2の電流■1に等し
いから、カレントミラーのトランジスタQ6a+Q6b
の各コレクタ電流が増大すれば、差動増幅回路1αのト
ランジスタQ、a。
差動増幅回路1αのトランジスタQ1a、Q2aの各エ
ミッタ電流との和は、電流源3の電流■2に等しく、か
つ、カレントミラーのトランジスタQ6.のコレクタ電
流と差動増幅回路1bのトランジスタQ16 +Q26
の各エミッタ電流との和は、電流源2の電流■1に等し
いから、カレントミラーのトランジスタQ6a+Q6b
の各コレクタ電流が増大すれば、差動増幅回路1αのト
ランジスタQ、a。
Q2.の共通エミッタ電流および差動増幅回路1bのト
ランジスタQ16 +Q26の共通エミッタ電流は減少
する。共通エミッタ電流が減少すると、トランジスタQ
1a、Q2(LおよびトランジスタQ16+Q26の各
コ・レクタ電流が減少し、その結果抵抗R4a、R1,
の電圧降下が減少し、ドライバトランジスタQ3cLI
Q360ベース電圧が減少する。ドライバトランジスタ
q3(LffQ56のベース電圧が減少すると、これら
トランジスタのバイアス電流■3が減少する。以上のよ
うな帰還ループで、同相負帰還がかけられる。このルー
プ利得が十分大きければ、ドライバトランジスタのQ5
a+Q5bのバイアス電流゛■3および出力トランジス
タQ4a、Q4.のバイアス電流■4はほぼ次式で決定
される。
ランジスタQ16 +Q26の共通エミッタ電流は減少
する。共通エミッタ電流が減少すると、トランジスタQ
1a、Q2(LおよびトランジスタQ16+Q26の各
コ・レクタ電流が減少し、その結果抵抗R4a、R1,
の電圧降下が減少し、ドライバトランジスタQ3cLI
Q360ベース電圧が減少する。ドライバトランジスタ
q3(LffQ56のベース電圧が減少すると、これら
トランジスタのバイアス電流■3が減少する。以上のよ
うな帰還ループで、同相負帰還がかけられる。このルー
プ利得が十分大きければ、ドライバトランジスタのQ5
a+Q5bのバイアス電流゛■3および出力トランジス
タQ4a、Q4.のバイアス電流■4はほぼ次式で決定
される。
ことに、vBF、5(LはトランジスタQ5.のベース
・エミッタ間の電圧% VBE5J+はトランジスタQ
5bのベース・エミッタ間の電圧、■ はダイオードD
4の順方向電圧である。したがってバイアス電流I3.
I。は、各トランジスタのノクラメータとは無関係にバ
ラフキなく一定となる。しかも上記帰還ループは信号に
対し同相帰還であるので信号に対しては全く影響を与え
ない。厳密に言えば、出力トランジスタQ4cL+Q4
6の信号によるわずかなベース電流が抵抗Hに流れるの
でバイアス電流■3は多少変動するが、大容量コンデン
サCによって完全に吸収されるので全く問題はない。
・エミッタ間の電圧% VBE5J+はトランジスタQ
5bのベース・エミッタ間の電圧、■ はダイオードD
4の順方向電圧である。したがってバイアス電流I3.
I。は、各トランジスタのノクラメータとは無関係にバ
ラフキなく一定となる。しかも上記帰還ループは信号に
対し同相帰還であるので信号に対しては全く影響を与え
ない。厳密に言えば、出力トランジスタQ4cL+Q4
6の信号によるわずかなベース電流が抵抗Hに流れるの
でバイアス電流■3は多少変動するが、大容量コンデン
サCによって完全に吸収されるので全く問題はない。
上記同相帰還ループ利得AβCOMは、次式で表される
。
。
ことに、re5はトランジスタQ5(L+QS&の各等
価エミッタ抵抗、rD4はダイオードD4の動作抵抗、
hfe3はドライバトランジスタQ5a +Q3 bの
各電流増幅率である。上式よシ明らかなように、ループ
利得は十分に大きくすることができる。
価エミッタ抵抗、rD4はダイオードD4の動作抵抗、
hfe3はドライバトランジスタQ5a +Q3 bの
各電流増幅率である。上式よシ明らかなように、ループ
利得は十分に大きくすることができる。
第3図は、第2図の実施例の一部変形例であシ、第2図
のダイオードD4を除いて、トランジスタQ5cLのエ
ミッタとトランジスタQ5.のエミッタとを直接に接続
し、ドライバトランジスタQ5(L、Q5bと抵抗Rと
の間に抵抗RBをそれぞれ挿入している。
のダイオードD4を除いて、トランジスタQ5cLのエ
ミッタとトランジスタQ5.のエミッタとを直接に接続
し、ドライバトランジスタQ5(L、Q5bと抵抗Rと
の間に抵抗RBをそれぞれ挿入している。
この実施例によれば、第2図の実施例同様に同相の負帰
還がかけられ、ドライバトランジスタQ3 (Z IQ
3.のバイアス電流は一定に保持される。そして、ドラ
イバトランジスタQ3 CLsQ5 bのバイアス電流
■5、出力トランジスタQ4a、、Q4.のバイアス電
a I4、同相負帰還のループ利得Aβ、。つは、次式
のように表される。
還がかけられ、ドライバトランジスタQ3 (Z IQ
3.のバイアス電流は一定に保持される。そして、ドラ
イバトランジスタQ3 CLsQ5 bのバイアス電流
■5、出力トランジスタQ4a、、Q4.のバイアス電
a I4、同相負帰還のループ利得Aβ、。つは、次式
のように表される。
v+V
I −□ −・・・・・・・・ (5)3
R これら式よシバイアスミ流I3.I。は各トランジスタ
のi!ラメータとは無関係にバラツキなく一定であシ、
かつ、ループ利得も十分に大きいことがわかる。
R これら式よシバイアスミ流I3.I。は各トランジスタ
のi!ラメータとは無関係にバラツキなく一定であシ、
かつ、ループ利得も十分に大きいことがわかる。
第4図は、第3図の実施例のさらに変形例を示す。5こ
の回路によれば、入力段のトランジスタQycL+Q7
、のエミッタを共通接続しているので極めて大きなス
ルーレートを得ることができる。
の回路によれば、入力段のトランジスタQycL+Q7
、のエミッタを共通接続しているので極めて大きなス
ルーレートを得ることができる。
第5図は、本発明のさらに他の実施例を示す回路図であ
る。第2図に示す実施例の要素と同一の要素には同一の
番号または符号を付して示す。この実施例によれば、ド
ライバトランスQ5(1,、Q56にはこれらを駆動す
るペース接地型のプリドライバトランジスタQ8cLI
Q86がカスコード(縦続)接続され、プリドライバト
ランジスタQB 、+QB 6のエミッタに抵抗R/2
がそれぞれ接続されている。これら抵抗の他端は、検出
トランジスタQ5a+Q56のベースにそれぞれ接続さ
れている。
る。第2図に示す実施例の要素と同一の要素には同一の
番号または符号を付して示す。この実施例によれば、ド
ライバトランスQ5(1,、Q56にはこれらを駆動す
るペース接地型のプリドライバトランジスタQ8cLI
Q86がカスコード(縦続)接続され、プリドライバト
ランジスタQB 、+QB 6のエミッタに抵抗R/2
がそれぞれ接続されている。これら抵抗の他端は、検出
トランジスタQ5a+Q56のベースにそれぞれ接続さ
れている。
本実施例対称型グツシープル増幅回路によれば、ドライ
バトランジスタQ5 ar Q36の共通バイアス電流
が増大すると、プリドライバトランジスタQ8a。
バトランジスタQ5 ar Q36の共通バイアス電流
が増大すると、プリドライバトランジスタQ8a。
Q8.の共通バイアス電流I3′が増大する。その結果
、検出トランジスタQ5 (z + Q560ベース電
流が増大して、それらのコレクタ電流が増大する。これ
により、差動増幅回路1αのトランジスタQ1a、Q2
(Lの共通エミッタ電流および差動増幅回路lbのトラ
ンジスタQ’16 *Q26の共通エミッタ電流が減少
し、その結果プリドライバトランジスタQ8 a +
Q81の共通バイアス電流I 3/が減少し、したがっ
てドライバトランジスタQ3(z tQ36の共通バイ
アス電流■3が減少する。このような動作帰還ルーツで
同相負帰還がかけられる。そして、共通バイアス電流I
5゜■4は次式で表される。
、検出トランジスタQ5 (z + Q560ベース電
流が増大して、それらのコレクタ電流が増大する。これ
により、差動増幅回路1αのトランジスタQ1a、Q2
(Lの共通エミッタ電流および差動増幅回路lbのトラ
ンジスタQ’16 *Q26の共通エミッタ電流が減少
し、その結果プリドライバトランジスタQ8 a +
Q81の共通バイアス電流I 3/が減少し、したがっ
てドライバトランジスタQ3(z tQ36の共通バイ
アス電流■3が減少する。このような動作帰還ルーツで
同相負帰還がかけられる。そして、共通バイアス電流I
5゜■4は次式で表される。
工3=v、μ
、 ・・・・・・・・・・(8)T−、几
・、 r 、=−== (9)RF。
・、 r 、=−== (9)RF。
共通バイアス電流I3.I4は、各トランジスタのパラ
メータとは無関係に一義的に定められるので一定となる
。
メータとは無関係に一義的に定められるので一定となる
。
第6図は、第5図の実施例の変形例を示す。この実施例
によれば、差動増幅回路1cLのトランジスタQ1cL
、Q2aノ工εツタと差動増幅回路lbのトランジスタ
Q11 +Q26のエミッタとが共通に接続されている
ので極めて大きなスルーレートが得られる。
によれば、差動増幅回路1cLのトランジスタQ1cL
、Q2aノ工εツタと差動増幅回路lbのトランジスタ
Q11 +Q26のエミッタとが共通に接続されている
ので極めて大きなスルーレートが得られる。
以上説明した実施例はすべて正負対称型のシンシープル
増幅回路としだが、正確に対称である必要はなく、例え
ばIC化したような場合忙、高い電流増幅率り、8や高
域しゃ断層波数fTの得られにくいPNP )う/ソス
タ例えばトランジスタQ3cLは第7図に示すようにN
PNトランジスタと組合せてインバーテツド構造として
もよい。
増幅回路としだが、正確に対称である必要はなく、例え
ばIC化したような場合忙、高い電流増幅率り、8や高
域しゃ断層波数fTの得られにくいPNP )う/ソス
タ例えばトランジスタQ3cLは第7図に示すようにN
PNトランジスタと組合せてインバーテツド構造として
もよい。
効 果
本発明によれば、同相負帰還をかけることによ、ってド
ライバトランジスタあるいはプリドライバトランジスタ
のバイアス電流が一定になるようにしているので、 (1)各段のバイアス電流が安定しておりバラツキがな
い (2)周波数選択性を有さないので直流領域まで一定の
広帯域な利得が得られる (3)高い利得を有する プッシュプル増幅回路を得ることが可能となる。
ライバトランジスタあるいはプリドライバトランジスタ
のバイアス電流が一定になるようにしているので、 (1)各段のバイアス電流が安定しておりバラツキがな
い (2)周波数選択性を有さないので直流領域まで一定の
広帯域な利得が得られる (3)高い利得を有する プッシュプル増幅回路を得ることが可能となる。
第1図は、従来の対称型ゾノシ1.fル増幅回路の回路
図、 第2図は、本発明の一実施例の回路図、第3図は、第2
図の実施例の変形例の回路図、第4図は、第3図の実施
例の変形例の回路図、第5図は、本発明のさらに他の実
施例の回路図、第6図は、第5図の実施例の変形例の回
路、第7図は、PNP)ランゾスタをNPN)う/ジス
タと組合せた例を示す回路図である。 主要部分の符号の説明 1α、■b・・差動増幅回路 2.3・・・電流源 4・・・非反転入力端
子5・・・反転入力端子 6・・出力端子Q・
・・トランジスタ D・・・ダイオードR7・
・抵抗
図、 第2図は、本発明の一実施例の回路図、第3図は、第2
図の実施例の変形例の回路図、第4図は、第3図の実施
例の変形例の回路図、第5図は、本発明のさらに他の実
施例の回路図、第6図は、第5図の実施例の変形例の回
路、第7図は、PNP)ランゾスタをNPN)う/ジス
タと組合せた例を示す回路図である。 主要部分の符号の説明 1α、■b・・差動増幅回路 2.3・・・電流源 4・・・非反転入力端
子5・・・反転入力端子 6・・出力端子Q・
・・トランジスタ D・・・ダイオードR7・
・抵抗
Claims (3)
- (1)逆位相の信号電圧が入力される入力回路を有する
入力段と、増幅された信号電圧を出力する出力回路およ
びこの出力回路を駆動する駆動回路を有する出力段とを
備えるプッシュプル増幅回路であって、前記出力段が、
前記駆動回路を流れる電流を検出する検出回路と、この
検出回路の出力を前記入力段の前記入力回路に同相負帰
還させる帰還回路とを備え、前記同相負帰還により前記
駆動回路を流れる電流を一定にすることを特徴とするプ
ッシュプル増幅回路。 - (2)前記出力回路が2個の出力トランジスタを有し、
前記駆動回路が前記出力トランジスタをそれぞれ駆動す
る2個のドライバトランジスタを有し、前記検出回路が
、前記ドライバトランジスタの共通バイアス電流を検出
する極性の異なる2個のトランジスタを有し、前記検出
回路の前記トランジスタの出力電流を、前記入力段の前
記入力回路に同相負帰還して、前記駆動回路のドライバ
トランジスタの共通バイアス電流を一定にすることを特
徴とする特許請求の範囲第1項に記載のプッシュプル増
幅回路。 - (3)前記駆動回路が、前記ドライバトランジスタを駆
動する2個のプリドライバトランジスタをさらに有し、
前記検出回路が前記プリドライバトランジスタの共通の
バイアス電流を検出する極性の異なる2個のトランジス
タを有し、前記検出回路の前記トランジスタの出力電流
を、前記入力段の前記入力回路に同相負帰還して、前記
駆動回路のプリドライバトランジスタの共通バイアス電
流を一定にすることを特徴とする特許請求の範囲第2項
に記載のプッシュプル増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13495684A JPS6113807A (ja) | 1984-06-29 | 1984-06-29 | プッシュプル増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13495684A JPS6113807A (ja) | 1984-06-29 | 1984-06-29 | プッシュプル増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6113807A true JPS6113807A (ja) | 1986-01-22 |
Family
ID=15140500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13495684A Pending JPS6113807A (ja) | 1984-06-29 | 1984-06-29 | プッシュプル増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6113807A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07249946A (ja) * | 1994-01-19 | 1995-09-26 | Japan Radio Co Ltd | Ab級プッシュプル駆動回路、その駆動方法及びこれを用いたab級電子回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5717207A (en) * | 1980-07-04 | 1982-01-28 | Nippon Gakki Seizo Kk | Amplifying circuit |
JPS5821906A (ja) * | 1981-07-31 | 1983-02-09 | Nippon Gakki Seizo Kk | 増幅器のバイアス回路 |
-
1984
- 1984-06-29 JP JP13495684A patent/JPS6113807A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5717207A (en) * | 1980-07-04 | 1982-01-28 | Nippon Gakki Seizo Kk | Amplifying circuit |
JPS5821906A (ja) * | 1981-07-31 | 1983-02-09 | Nippon Gakki Seizo Kk | 増幅器のバイアス回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07249946A (ja) * | 1994-01-19 | 1995-09-26 | Japan Radio Co Ltd | Ab級プッシュプル駆動回路、その駆動方法及びこれを用いたab級電子回路 |
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