JPH07249946A

JPH07249946A - Ａｂ級プッシュプル駆動回路、その駆動方法及びこれを用いたａｂ級電子回路

Info

Publication number: JPH07249946A
Application number: JP6144539A
Authority: JP
Inventors: Kazuo Yamashita; 和郎山下; Masayuki Adachi; 誠幸足立; Masatoyo Nishibe; 匡豊西部; Masahiko Egawa; 政彦江川; Shoji Inoue; 昭治井上
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1994-01-19
Filing date: 1994-06-27
Publication date: 1995-09-26
Also published as: NO950175L; NO950175D0; TW245855B; EP0664608A1; CA2139911A1; KR950035507A; US5497124A; CN1048833C; CA2139911C; KR100195308B1; CN1113049A

Abstract

(57)【要約】【目的】出力振幅を大きくすることができ、対称性が
良く、異常発振が生じ難く温度的にも安定なＡＢ級プッ
シュプル駆動回路を実現する。【構成】ＮＰＮトランジスタＱ₁及びＱ₂とＰＮＰト
ランジスタＱ₃及びＱ₄のエミッタを共通接続する。定
電圧回路１及び２によりＱ₁とＱ₃及びＱ₂とＱ₄のベ
ース間電圧を一定に保持する。Ｑ₁のベースとＱ₂のベ
ースの間に差動入力電圧Ｖ_iを印加する。コレクタ電流
Ｉ₁とＩ₃、Ｉ₂とＩ₄がそれぞれ指数関数的にかつ差
動的に増減する。Ｉ₁とＩ₃を反転加算しあるいはＩ₂
とＩ₄を反転加算することによりＡＢ級駆動電流が得ら
れる。信号増幅に係る経路差が生じないため高周波にお
ける経路間位相差が生じ難い。ＡＢ級動作のための帰還
等がないため異常発振が生じ難い。定電圧回路１及び２
がダイオードＤ₁〜Ｄ₄により構成されているためＱ₁
〜Ｑ₄の温度特性が補償される。さらに、低電圧駆動も
可能になる。ＦＥＴを用いてもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音響装置におけるスピ
ーカ駆動回路、サーボ系におけるモータ駆動回路、演算
増幅器における出力回路等、負荷をＡＢ級プッシュプル
駆動する回路に関し、さらにはその駆動方法に関する。

【０００２】

【従来の技術】ＡＢ級プッシュプル駆動回路としては、
例えば図２３に示されるような構成が知られている。こ
の図に示される回路は、ＮＰＮトランジスタＱ₁₀₁のエ
ミッタとＰＮＰトランジスタＱ₁₀₂のエミッタとを接続
し、トランジスタＱ₁₀₁のコレクタに正の電源電圧Ｖ_cc
を、トランジスタＱ₁₀₂のコレクタに負の電源電圧Ｖ_ss
を、それぞれ印加した構成を有している。トランジスタ
Ｑ₁₀₁のコレクタベース間には定電流源Ｑ₁₀₃が、トラ
ンジスタＱ₁₀₂のベースコレクタ間には定電流源Ｑ₁₀₄
が、それぞれ接続されている。また、トランジスタＱ
₁₀₁のベースとトランジスタＱ₁₀₂のベースの間には２
個のダイオードＤ₁₀₁及びＤ₁₀₂が直列接続されてい
る。これら、ダイオードＤ₁₀₁及びＤ₁₀₂は、トランジ
スタＱ₁₀₁及びトランジスタＱ₁₀₂のベースエミッタ間
ＰＮ接合と順方向である。ダイオードＤ₁₀₁とＤ₁₀₂の
接続点には外部から電圧Ｖ_iが印加され、またトランジ
スタＱ₁₀ ₁及びＱ₁₀₂のエミッタからは、図示しない後
段の負荷に駆動電流ｉ_oが出力される。

【０００３】この図で示される回路によれば、駆動電流
ｉ_oを、図２４に示されるように、ＡＢ級とすることが
できる。すなわち、トランジスタＱ₁₀₁及びＱ₁₀₂のエ
ミッタの電圧をＶ_oとすると、Ｖ_i−Ｖ_oに対し、トラ
ンジスタＱ₁₀₁のコレクタ電流ｉ_n及びトランジスタＱ
₁₀₂のコレクタ電流ｉ_pが、図２４中破線で示されるよ
うに変化するから、駆動電流ｉ_o＝ｉ_n−ｉ_pは、図２
４中実線で示されるように変化することとなる。

【０００４】図２５には、ＡＢ級プッシュプル駆動回路
の他の構成が示されている。この従来例では、図２３の
従来例におけるＮＰＮトランジスタＱ₁₀₁に代えＮチャ
ネルＦＥＴ（電界効果トランジスタ）Ｑ₁₀₅が、ＰＮＰ
トランジスタＱ₁₀₂に代えＰチャネルＦＥＴＱ₁₀₆が、
それぞれ使用されている。ＦＥＴＱ₁₀₅及びＱ₁₀₆のソ
ースは共通接続されており、図示しない後段の負荷に駆
動電流ｉ_oを出力している。ＦＥＴＱ₁₀₅のドレインに
は正の電源電圧Ｖ_DDが、ＦＥＴＱ₁₀₆のドレインには負
の電源電圧Ｖ_ssが、それぞれ印加されている。ＦＥＴＱ
₁₀₅のゲートドレイン間には定電流源Ｑ₁₀₃が、ＦＥＴ
Ｑ₁₀₆のゲートドレイン間には定電流源Ｑ₁₀₄が、それ
ぞれ接続されている。また、図２３におけるダイオード
Ｄ₁₀₁に代えＮチャネルＦＥＴＱ₁₀₇が、ダイオードＤ
₁₀₂に代えＰチャネルＦＥＴＱ₁₀ ₈が、それぞれ使用さ
れており、これらのＦＥＴＱ₁₀₇及びＱ₁₀₈のゲートド
レインは外部短絡されており、両者のソースには電圧Ｖ
_iが印加されている。この回路においても、図２４に示
されるような特性が得られる。

【０００５】

【発明が解決しようとする課題】しかし、図２３や図２
４に示される回路は、電源電圧Ｖ_cc及びＶ_ssが低い場合
には使用することができない。すなわち、トランジスタ
Ｑ₁₀₁のベース電圧やＦＥＴＱ₁₀₅のゲート電圧は正の
電源電圧Ｖ_cc又はＶ_DD以上になることができず、またそ
のベースエミッタ間又はゲートソース間電圧分の降下も
存在している。また、トランジスタＱ₁₀₂のベース電圧
やＦＥＴＱ₁₀₆のゲート電圧は負の電源電圧Ｖ_ss以下に
なることができず、またそのベースエミッタ間電圧又は
ゲートソース間電圧分の電圧降下も存在している。従っ
て、これらの従来例においては、出力電圧Ｖ_oの振幅
が、正負の電源電圧によって定まる値より小さくなり、
正負の電源電圧間をフルに活用することができないた
め、低電圧電源で駆動することができない。

【０００６】このような問題のないＡＢ級プッシュプル
駆動回路としては、例えば図２６に示されるような構成
が知られている。この回路においては、ＰＮＰトランジ
スタＱ₁₁₂のコレクタとＮＰＮトランジスタＱ₁₁₄のコ
レクタが接続されており、トランジスタＱ₁₁₂のエミッ
タには正の電源電圧Ｖ_ccが、トランジスタＱ₁₁₄のエミ
ッタには負の電源電圧Ｖ_ssが、それぞれ印加されてい
る。トランジスタＱ₁₁₂及びＱ₁₁₄のコレクタからは、
後段の負荷に供給される駆動電流ｉ₀が出力されてお
り、またこの点の電位はＶ_oである。トランジスタＱ
₁₁₂のコレクタ電流をｉ_p、トランジスタＱ₁₁₄のコレ
クタ電流をｉ_nとすると、出力される駆動電流ｉ₀は、
ｉ_p−ｉ_nとなる。

【０００７】トランジスタＱ₁₁₂及びＱ₁₁₄には、それ
ぞれ、ＰＮＰトランジスタＱ₁₁₁及びＮＰＮトランジス
タＱ₁₁₃が接続されている。トランジスタＱ₁₁₁のベー
スには、外部から電圧Ｖ_iが印加されている。電圧Ｖ_i
は、他方で、差動入力回路１０１を構成するＮＰＮトラ
ンジスタＱ₁₁₈のコレクタにも印加されている。この差
動入力回路１０１は、エミッタ同士が接続された２個の
ＮＰＮトランジスタＱ₁₁₇及びＱ₁₁₈の他、これらのト
ランジスタＱ₁₁₇及びＱ₁₁₈のエミッタに定電流を供給
する定電流源Ｑ₁₁₉、トランジスタＱ₁₁₇又はＱ₁₁₈の
コレクタに定電流を供給する定電流源Ｑ₁₂₀及びＱ₁₂₁
から構成されている。トランジスタＱ₁₁ ₈には、そのベ
ースエミッタ間ＰＮ接合と順方向となるよう直列接続さ
れた２個のダイオードＤ₁₁₁及びＤ₁₁₂が接続されてお
り、このダイオードＤ₁₁₁及びＤ₁₁₂には定電流源Ｑ
₁₂₂から定電流が供給されている。従って、トランジス
タＱ₁₁₈のベースエミッタ間電圧は定電圧に保持されて
いる。前述のトランジスタＱ₁₁₃のベースは、このトラ
ンジスタＱ₁₁₈と対をなすトランジスタＱ₁₁₇のコレク
タに接続されている。

【０００８】また、トランジスタＱ₁₁₇のベースは、Ｐ
ＮＰトランジスタＱ₁₁₅のコレクタとＰＮＰトランジス
タＱ₁₁₆のエミッタに接続されており、トランジスタＱ
₁₁₅エミッタには正の電源電圧Ｖ_ccが、トランジスタＱ
₁₁₆のコレクタには負の電源電圧Ｖ_ssが、それぞれ印加
されている。従って、この従来例においては、トランジ
スタＱ₁₁₂のベースエミッタ間電圧がトランジスタＱ
₁₁₆のベースエミッタ間に転写され、これによりトラン
ジスタＱ₁₁₄のベースエミッタ間電圧とトランジスタＱ
₁₁₂のベースエミッタ間電圧の和がトランジスタＱ₁₁₇
のベースに印加される。前述のように、トランジスタＱ
₁₁₇のベースにはダイオードＤ₁₁₁及びＤ₁₁₂による２
個のＰＮ接合に係る電圧が印加されており、差動入力回
路１０１においては、これらのダイオードに係る電圧と
トランジスタＱ₁₁₄及びＱ₁₁₂に係るベースエミッタ間
電圧の差が比較され、これによって電流ｉ_oがＡＢ級駆
動される。

【０００９】図２６に示される回路によれば、図２３に
示される回路と異なり出力に係るトランジスタＱ₁₁₂及
びＱ₁₁₄のベースエミッタ間電圧が出力電圧Ｖ_oの振幅
範囲に影響を与えないため、比較的低い電源電圧であっ
ても駆動することができる。しかし、この従来例には他
の問題点がある。

【００１０】第１に、図２６に示される回路においては
プッシュプル増幅の経路が２個存在しており、両経路の
経路差が大きいため各経路を介して増幅された信号間に
位相差が発生してしまう。すなわち、図２６において
は、トランジスタＱ₁₁₁のベース→エミッタ→トランジ
スタＱ₁₁₂のベース→コレクタという第１の増幅経路が
あり、また、トランジスタＱ₁₁₁のベース→エミッタ→
トランジスタＱ₁₁₅のベース→コレクタ→トランジスタ
Ｑ₁₁₇のベース→コレクタ→トランジスタＱ₁₁₃のベー
ス→エミッタ→トランジスタＱ₁₃₄のベース→コレクタ
という第２の経路がある。図から理解できるように、こ
れら２個の信号増幅経路の経路差は大きい。

【００１１】図２６の回路においては、第２に、ＡＢ級
動作のための負帰還閉ループが２個存在しており、この
２個の負帰還閉ループが発振し易いという問題点があ
る。すなわち、トランジスタＱ₁₁₁のベース→エミッタ
→トランジスタＱ₁₁₅のベース→コレクタ→トランジス
タＱ₁₁₇のベース→エミッタ→トランジスタＱ₁₁₈のエ
ミッタ→コレクタ→トランジスタＱ₁₁₁のベースという
経路を辿る第１の負帰還閉ループと、トランジスタＱ
₁₁₃のベース→エミッタ→トランジスタＱ₁₁₆のベース
→エミッタ→トランジスタＱ₁₁₇のベース→コレクタ→
トランジスタＱ₁₁₃のベースという第２の負帰還閉ルー
プが存在しており、これらのループは共に発振し易い。

【００１２】本発明は、これらの問題点を解決すること
を課題としてなされたものであり、出力振幅を大きくす
ることができ従って電源電圧が低い場合にも負荷をＡＢ
級駆動可能なＡＢ級プッシュプル駆動回路及びその駆動
方法を提供することを目的とする。また、本発明は、プ
ッシュプル増幅のための信号増幅経路の経路差が少な
く、従って例えば高周波領域での信号間の位相差が生じ
ないＡＢ級プッシュプル駆動回路及びその駆動方法を提
供することを目的とする。本発明は、さらに、ＡＢ級動
作のための負帰還閉ループ等を必要とせず従って発振の
生じにくいより安定なＡＢ級プッシュプル駆動回路及び
その駆動方法を提供することを目的とする。本発明は、
そして、その動作が温度補償されたより安定なＡＢ級プ
ッシュプル駆動回路及びその駆動方法を提供することを
目的とする。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために、本発明の第１の構成に係るＡＢ級プッシュプ
ル駆動回路は、それぞれ供給電極、駆動電極及び制御電
極を有する第１極性の第１半導体素子（Ｑ₁、Ｑ₅）及
び第２半導体素子（Ｑ₂、Ｑ₆）並びに第２極性の第３
半導体素子（Ｑ₃、Ｑ₇）及び第４半導体素子（Ｑ₄、
Ｑ₈）と、第１半導体素子（Ｑ₁、Ｑ₅）の制御電極と
第３半導体素子（Ｑ₃、Ｑ₇）の制御電極の間の電圧を
一定に保持する第１定電圧回路（１）と、第２半導体素
子（Ｑ₂、Ｑ₆）の制御電極と第４半導体素子（Ｑ₄、
Ｑ₈）の制御電極の間の電圧を一定に保持する第２定電
圧回路（２）と、第１半導体素子（Ｑ₁、Ｑ₅）の駆動
電極に流れる電流（Ｉ₁、Ｉ₅）と第３半導体素子（Ｑ
₃、Ｑ₇）の駆動電極に流れる電流（Ｉ₃、Ｉ₇）を反
転加算することによりＡＢ級駆動電流を発生させこれを
出力する第１出力回路（３、５）と、を備え、第１乃至
第４半導体素子（Ｑ₁〜Ｑ₈）の供給電極が共通接続さ
れており、駆動電極には供給電極に流れる電流とほぼ等
しい電流が流れ、制御電極によって駆動電極に流れる電
流が制御されることを特徴とする。

【００１４】本発明の第２の構成に係るＡＢ級プッシュ
プル駆動回路は、それぞれ供給電極、駆動電極及び制御
電極を有する第１極性の第１半導体素子（Ｑ₁、Ｑ₅）
及び第２半導体素子（Ｑ₂、Ｑ₆）並びに第２極性の第
３半導体素子（Ｑ₃、Ｑ₇）及び第４半導体素子
（Ｑ₄、Ｑ₈）と、第１半導体素子（Ｑ₁、Ｑ₅）の制
御電極と第３半導体素子（Ｑ₃、Ｑ₇）の制御電極の間
の電圧を一定に保持する第１定電圧回路（１）と、第２
半導体素子（Ｑ₂、Ｑ₆）の制御電極と第４半導体素子
（Ｑ₄、Ｑ₈）の制御電極の間の電圧を一定に保持する
第２定電圧回路（２）と、第２半導体素子（Ｑ₂、
Ｑ₆）の駆動電極に流れる電流（Ｉ₂、Ｉ₆）と第４半
導体素子（Ｑ₄、Ｑ₈）の駆動電極に流れる電流
（Ｉ₄、Ｉ₈）を反転加算することによりＡＢ級駆動電
流を発生させこれを出力する第２出力回路（４、６、１
２〜１５）と、を備え、第１乃至第４半導体素子（Ｑ₁
〜Ｑ₈）の供給電極が共通接続されており、駆動電極に
は供給電極に流れる電流とほぼ等しい電流が流れ、制御
電極によって駆動電極に流れる電流が制御されることを
特徴とする。

【００１５】本発明の第３の構成に係るＡＢ級プッシュ
プル駆動回路は、第１の構成に、さらに、第２半導体素
子（Ｑ₂、Ｑ₆）の駆動電極に流れる電流（Ｉ₂、
Ｉ₆）と第４半導体素子（Ｑ₄、Ｑ₈）の駆動電極に流
れる電流（Ｉ₄、Ｉ₈）を反転加算することによりＡＢ
級駆動電流を発生させこれを出力する第２出力回路
（４、６、１２〜１５）を備えることを特徴とする。

【００１６】本発明は、さらに、第１出力回路が、第１
半導体素子（Ｑ₁、Ｑ₅）の駆動電極に流れる電流（Ｉ
₁、Ｉ₅）のミラー比倍の電流を出力する第１電流ミラ
ー回路（３）と、第３半導体素子（Ｑ₃、Ｑ₇）の駆動
電極に流れる電流（Ｉ₃、Ｉ₇）のミラー比倍の電流を
出力する第３電流ミラー回路（５）と、を有し、その出
力電流が反転加算反転されＡＢ級駆動電流が生成される
よう、第１電流ミラー回路（３）と第３電流ミラー回路
（５）が接続されたことを特徴とする。本発明は、ま
た、第２出力回路が、第２半導体素子（Ｑ₂、Ｑ₄）の
駆動電極に流れる電流（Ｉ₂、Ｉ₄）のミラー比倍の電
流を出力する第２電流ミラー回路（４、１２、１４）
と、第４半導体素子（Ｑ₄、Ｑ₈）の駆動電極に流れる
電流（Ｉ₄、Ｉ₈）のミラー比倍の電流を出力する第４
電流ミラー回路（６、１３、１５）と、を有し、その出
力電流が反転加算反転されＡＢ級駆動電流が生成される
よう、第２電流ミラー回路（４、１２、１４）と第４電
流ミラー回路（６、１３、１５）が接続されたことを特
徴とする。

【００１７】本発明は、第１乃至第４半導体素子がバイ
ポーラトランジスタ（Ｑ₁〜Ｑ₄）であり、第１及び第
２極性がそれぞれＮＰＮ接合及びＰＮＰ接合であり、供
給電極、駆動電極及び制御電極がそれぞれエミッタ、コ
レクタ及びベースであることを特徴とする。本発明は、
あるいは、第１乃至第４半導体素子がＦＥＴ（Ｑ₅〜Ｑ
₈）であり、第１及び第２極性がそれぞれＮチャネル型
及びＰチャネル型であり、供給電極、駆動電極及び制御
電極がそれぞれソース、ドレイン及びゲートであること
を特徴とする。

【００１８】本発明は、第１定電圧回路（１）が、第１
及び第３半導体素子（Ｑ₁、Ｑ₃、Ｑ₅、Ｑ₇）の温度
対電圧特性を補償する第１温度特性補償手段を有し、第
２定電圧回路（２）が、第２及び第４半導体素子
（Ｑ₂、Ｑ₄、Ｑ₆、Ｑ₈）の温度対電圧特性を補償す
る第２温度特性補償手段を有することを特徴とする。本
発明は、さらに、第１温度特性補償手段が、第１半導体
素子（Ｑ₁、Ｑ₅）と実質的に等しい温度対電圧特性を
有する第１温度補償用素子（Ｄ₁、Ｑ₉、Ｑ₁₇、Ｑ₂₅、
Ｑ₃₇、Ｑ₄₁）と、第３半導体素子（Ｑ₃、Ｑ₇）と実質
的に等しい温度対電圧特性を有し第１温度補償用素子
（Ｄ₁、Ｑ₉、Ｑ₁₇、Ｑ₂₅、Ｑ₃₇、Ｑ₄₁）に順方向直列
接続された第３温度補償用素子（Ｄ₃、Ｑ₁₁、Ｑ₁₉、Ｑ
₂₇、Ｑ₃₉、Ｑ₄₃）と、を有し、第２温度特性補償手段
が、第２半導体素子（Ｑ₂、Ｑ₆）と実質的に等しい温
度対電圧特性を有する第２温度補償用素子（Ｄ₂、
Ｑ₁₀、Ｑ₁₈、Ｑ₂₆、Ｑ₃₈、Ｑ₄₂）と、第４半導体素子
（Ｑ₄、Ｑ₈）と実質的に等しい温度対電圧特性を有し
第２温度補償用素子（Ｄ₂、Ｑ₁₀、Ｑ₁₈、Ｑ₂₆、Ｑ₃₈、
Ｑ₄₂）に順方向直列接続された第４温度補償用素子（Ｄ
₄、Ｑ₁₂、Ｑ₂₀、Ｑ₂₈、Ｑ₄₀、Ｑ₄₄）と、を有し、第１
温度補償用素子（Ｄ₁、Ｑ₉、Ｑ₁₇、Ｑ₂₅、Ｑ₃₇、
Ｑ₄₁）と第３温度補償用素子（Ｄ₃、Ｑ₁₁、Ｑ₁₉、
Ｑ₂₇、Ｑ₃₉、Ｑ₄₃）の直列接続体が第１及び第３半導体
素子（Ｑ₁、Ｑ₃、Ｑ₅、Ｑ₇）に順方向並列接続さ
れ、第２温度補償用素子（Ｄ₂、Ｑ₁₀、Ｑ₁₈、Ｑ₂₆、Ｑ
₃₈、Ｑ₄₂）と第４温度補償用素子（Ｄ₄、Ｑ₁₂、Ｑ₂₀、
Ｑ₂₈、Ｑ₄₀、Ｑ₄₄）の直列接続体が第２及び第４半導体
素子（Ｑ₂、Ｑ₄、Ｑ₆、Ｑ₈）に順方向並列接続され
たことを特徴とする。本発明は、加えて、第１乃至第４
温度補償用素子が、それぞれ、第１乃至第４半導体素子
（Ｑ₁〜Ｑ₈）と実質的に等しい温度対電圧特性を有し
順バイアスされたＰＮ接合（Ｄ₁〜Ｄ₄、Ｑ₁₇〜Ｑ₂₀、
Ｑ₂₅〜Ｑ₂₈）であり、第１及び第２温度特性補償手段
が、第１乃至第４温度補償用素子（Ｄ₁〜Ｄ₄、Ｑ₁₇〜
Ｑ₂₀、Ｑ₂₅〜Ｑ₂₈）を順バイアスする第１定電流源（Ｑ
₁₃〜Ｑ₁₆）を有することを特徴とする。

【００１９】本発明における温度特性補償手段は、第１
乃至第４半導体素子がバイポーラトランジスタ（Ｑ₁〜
Ｑ₄）である場合、コレクタベース間が短絡されたバイ
ポーラトランジスタ（Ｑ₁₇〜Ｑ₂₀）のベースエミッタ間
ＰＮ接合を用いて実現できる。あるいは、第１定電流源
（Ｑ₁₃〜Ｑ₁₆）によりそのベースが駆動されるバイアス
用バイポーラトランジスタ（Ｑ₂₁〜Ｑ₂₄）と、バイアス
用バイポーラトランジスタ（Ｑ₂₁〜Ｑ₂₄）によりそのベ
ースが駆動されるバイポーラトランジスタ（Ｑ₁₇〜
Ｑ₂₀）のベースエミッタ間ＰＮ接合とを用いて実現でき
る。もしくは、第２定電流源（Ｑ₂₉〜Ｑ₃₂）と、第２定
電流源（Ｑ₂₉〜Ｑ₃₂）によりそのベースが駆動されるバ
イポーラトランジスタ（Ｑ₁₅〜Ｑ₂₈）のベースエミッタ
間ＰＮ接合とを用いて実現できる。

【００２０】本発明における温度特性補償手段は、第１
乃至第４半導体素子が電界効果トランジスタ（Ｑ₅〜Ｑ
₈）である場合、第１乃至第４半導体素子（Ｑ₅〜
Ｑ₈）と実質的に等しい温度対電圧特性を有しゲートド
レイン間が短絡された電界効果トランジスタ（Ｑ₉〜Ｑ
₁₂、Ｑ₃₇〜Ｑ₄₀）を用いて実現でき、この場合、第１乃
至第４温度補償用素子を順バイアスする第１定電流源
（Ｑ₁₃〜Ｑ₁₆）を設ける。あるいは、第１乃至第４半導
体素子（Ｑ₅〜Ｑ₈）と実質的に等しい温度対電圧特性
を有しゲートドレイン間が短絡された電界効果トランジ
スタ（Ｑ₄₁〜Ｑ₄₄）を用いて実現でき、この場合、第１
乃至第４温度補償用素子を順バイアスする第１定電流源
（Ｑ₃₃〜Ｑ₃₆）と、第１乃至第４温度補償用素子のゲー
トを駆動する第２定電流源（Ｑ₂₉〜Ｑ₃₂）と、を設け
る。

【００２１】本発明に係るＡＢ級プッシュプル駆動回路
の第１の駆動方法は、差動入力電圧（Ｖ_i）を、第１半
導体素子（Ｑ₁、Ｑ₅）の制御電極と第２半導体素子
（Ｑ₂、Ｑ₆）の制御電極の間に直接印加すると共に、
第３半導体素子（Ｑ₃、Ｑ₇）の制御電極と第４半導体
素子（Ｑ₄、Ｑ₈）の制御電極の間に第１及び第２定電
圧回路（１、２）を介して印加することを特徴とする。
第２の駆動方法は、差動入力電圧（Ｖ_i）を、第３半導
体素子（Ｑ₃、Ｑ₇）の制御電極と第４半導体素子（Ｑ
₄、Ｑ₈）の制御電極の間に直接印加すると共に、第１
半導体素子（Ｑ₁、Ｑ₅）の制御電極と第２半導体素子
（Ｑ₂、Ｑ₆）の制御電極の間に第１又は第２定電圧回
路（１、２）を介して印加することを特徴とする。第３
の駆動方法は、差動入力電圧（Ｖ_i）を、第１及び第２
定電圧回路（１、２）の一部を介して第１半導体素子
（Ｑ₁、Ｑ₅）の制御電極と第２半導体素子（Ｑ₂、Ｑ
₆）の制御電極の間に印加すると共に、第１及び第２定
電圧回路（１、２）の他の一部を介して第３半導体素子
（Ｑ₃、Ｑ₇）の制御電極と第４半導体素子（Ｑ₄、Ｑ
₈）の制御電極の間に印加することを特徴とする。

【００２２】本発明に係る第１のＡＢ級電子回路は、本
発明のＡＢ級プッシュプル駆動回路と、差動入力電圧
（Ｖ_i）の印加に応じて差動電流を発生させ第１及び第
２定電圧回路（１、２）に供給する差動入力回路（７）
と、を備え、第１及び第２定電圧回路（１、２）が、差
動電流の供給に応じて上記定電圧保持動作を実行するこ
とを特徴とする。第２のＡＢ級電子回路は、本発明のＡ
Ｂ級プッシュプル駆動回路と、定電流によって駆動され
差動入力電圧（Ｖ_i）の入力に応じて第１差動電流を出
力する第１差動入力回路（Ｑ₆₅、Ｑ₆₆）と、上記定電流
によって駆動され上記差動入力電圧（Ｖ_i）の入力に応
じて第２差動電流を出力する第２差動入力回路（Ｑ₆₇、
Ｑ₆₈）と、を備え、第１定電圧回路（１）が、第１及び
第２差動電流の供給を直接又は間接に受けて上記定電圧
保持動作を実行し、第２定電圧回路（２）が、正負の電
源電圧の中間値を基準として上記定電圧保持動作を実行
することを特徴とする。

【００２３】

【作用】本発明に係るＡＢ級プッシュプル駆動回路にお
いては、第１半導体素子の制御電極（ベースあるいはゲ
ート）と第３半導体素子の制御電極の間の電圧が第１定
電圧回路により、第２半導体素子の制御電極と第４半導
体素子の制御電極の間の電圧が第２定電圧回路により、
それぞれ一定電圧に保持される。これらの半導体素子
（例えばバイポーラトランジスタやＦＥＴ）の供給電極
（エミッタあるいはソース）は共通接続されている。従
って、第１半導体素子の制御電極と第２半導体素子の制
御電極の間の電圧又は第３半導体素子の制御電極と第４
半導体素子の制御電極の間の電圧に対し、これら半導体
素子の駆動電極電流（コレクタ電流又はドレイン電流）
が指数関数的（バイポーラトランジスタの場合）又は二
次関数的（ＦＥＴの場合）に増減することとなる。ま
た、第１及び第４半導体素子の駆動電極電流と第２及び
第３半導体素子の駆動電極電流は、互いに差動関係で増
減する。従って、第１の出力回路を用い第１半導体素子
の駆動電極電流と第３半導体素子の駆動電極電流を反転
加算することによって、あるいは第２の出力回路を用い
第２半導体素子の駆動電極電流と第４半導体素子の駆動
電極電流を反転加算することによって、ＡＢ級駆動電流
を得ることができる。その際、本発明に係る回路におい
ては、ＡＢ級動作のための信号増幅経路の経路差が少な
いため例えば高周波領域で信号間の位相差が生じるとい
った問題が発生しない。また、ＡＢ級動作のためのルー
プを必要としないため、異常発振が生じ難く安定な動作
が可能になる。

【００２４】さらに、第１及び第２出力回路を共に設け
るようにした場合、ＡＢ級駆動電流を差動出力させるこ
とができる。すなわち、第１及び第３半導体素子により
得られる第１のＡＢ級駆動電流と、第２及び第４半導体
素子により得られる第２のＡＢ級駆動電流とが、差動関
係となるため、ＡＢ級駆動電流を差動出力するＡＢ級電
子回路を実現することが可能になる。

【００２５】本発明においては、第１及び第２出力回路
が電流ミラー回路によって構成される。第１半導体素子
に対応する第１電流ミラー回路と第３半導体素子に対応
する第３電流ミラー回路は、これらの半導体素子の出力
電流が反転加算反転されＡＢ級駆動電流が生成されるよ
う接続され、第２半導体素子に対応する第２電流ミラー
回路と第４半導体素子に対応する第４電流ミラー回路
も、やはりこれらの半導体素子の出力電流が反転加算反
転されＡＢ級駆動電流が生成されるよう接続される。従
って、各電流ミラー回路のミラー比を大きな値に設定す
ることにより、後段の負荷を大電流駆動することが可能
になる。なお、第１電流ミラー回路と第３電流ミラー回
路の接続、第２電流ミラー回路と第４電流ミラー回路の
接続は、これら電流ミラー回路の出力トランジスタをプ
ッシュプル接続することにより実現できる。

【００２６】本発明においては第１乃至第４半導体素子
としてバイポーラトランジスタやＦＥＴを使用できる。
バイポーラトランジスタを使用した場合には、そのコレ
クタ電流は入力に対し指数関数特性となり、ＦＥＴを使
用した場合には、そのドレイン電流は入力に対し二次関
数特性となる。

【００２７】本発明においては、第１及び第２定電圧回
路に、それぞれ第１又は第２温度特性補償手段が設けら
れている。従って、第１及び第３半導体素子の温度対電
圧特性は第１温度特性補償手段により、第２及び第４半
導体素子の温度対電圧特性は第２温度特性補償手段によ
り、それぞれ補償される。このような構成とすると、各
半導体素子の制御電極・供給電極間の温度対電圧特性に
もかかわらず、温度的に安定なＡＢ級プッシュプル駆動
回路が実現される。

【００２８】また、各温度特性補償手段は、各２個の温
度補償用素子を用いて構成することができる。すなわ
ち、温度対電圧特性の補償対象とする第１乃至第４半導
体素子と実質的に等しい温度対電圧特性を有する合計４
種類の素子を、温度補償用素子として準備する。第１半
導体素子と実質的に等しい温度対電圧特性を有する第１
温度補償用素子と、第３半導体素子と実質的に等しい温
度対電圧特性を有する第３温度補償用素子を、順方向直
列接続し、第２半導体素子と実質的に等しい温度対電圧
特性を有する第２温度補償用素子と、第４半導体素子と
実質的に等しい温度対電圧特性を有する第４温度補償用
素子を、順方向直列接続する。さらに、第１温度補償用
素子と第３温度補償用素子の直列接続体を第１及び第３
半導体素子に順方向並列接続し、第２温度補償用素子と
第４温度補償用素子の直列接続体を第２及び第４半導体
素子に順方向並列接続する。このようにすると、上術の
温度補償が好適に実現される。

【００２９】さらに、これらの温度補償用素子は、ＰＮ
接合により実現できる。すなわち、第１乃至第４半導体
素子と実質的に等しい温度対電圧特性を有するＰＮ接
合、例えば第１乃至第４半導体素子の制御電極・供給電
極間ＰＮ接合と同一設計のＰＮ接合を、第１乃至第４温
度補償用素子として用い、これらに第１定電流源から定
電流を供給する。

【００３０】第１乃至第４半導体素子がバイポーラトラ
ンジスタである場合、これらのＰＮ接合は、例えば第１
乃至第４半導体素子と同一設計のバイポーラトランジス
タを用い、そのコレクタベース間を短絡させることによ
り、当該バイポーラトランジスタのベースエミッタ間Ｐ
Ｎ接合として実現できる。あるいは、第１定電流源によ
りバイアス用バイポーラトランジスタのベースを駆動
し、バイアス用バイポーラトランジスタにより例えば第
１乃至第４半導体素子と同一設計のバイポーラトランジ
スタのベースを駆動する回路を用い、このバイポーラト
ランジスタのベースエミッタ間ＰＮ接合を用いてもよ
い。あるいは、第２定電流源により例えば第１乃至第４
半導体素子と同一設計のバイポーラトランジスタのベー
スを駆動する回路を用い、このバイポーラトランジスタ
のベースエミッタ間ＰＮ接合を用いてもよい。第１乃至
第４半導体素子がＦＥＴである場合、同様の温度補償
は、ゲートドレイン間が短絡されたＦＥＴ及び第１定電
流源を用いて実現できる。その際には、第２定電流源に
よりそのゲートを駆動してもよい。なお、集積回路化す
る場合には、第１乃至第４半導体素子と同一特性の素子
を容易に実現できるから、かかるバイポーラトランジス
タ又はＦＥＴを利用することにより、温度補償の効果が
顕著になる。

【００３１】本発明に係るＡＢ級プッシュプル駆動回路
の駆動方法は、第１乃至第４半導体素子に対し差動入力
電圧をどの様に供給するかにより、次の３通りの方法に
分類でいる。すなわち、第１及び第２半導体素子に差動
入力電圧を直接印加する方法、第３及び第４半導体素子
に差動入力電圧を直接印加する方法、いずれの半導体素
子に対しても差動入力電圧を間接的に（第１及び第２定
電圧回路の一部を介して）印加する方法である。これら
いずれの方法によっても、良好な駆動が可能である。

【００３２】本発明に係る第１のＡＢ級電子回路におい
ては、差動入力回路は差動入力電圧の印加に応じて差動
電流を発生させ、第１及び第２定電圧回路に供給する。
第１及び第２定電圧回路は、差動電流の供給に応じて上
記定電圧保持動作を実行する。また、第２のＡＢ級電子
回路においては、それぞれ同一の定電流によって駆動さ
れる第１及び第２差動入力回路が用いられる。第１及び
第２差動入力回路は、それぞれ、差動入力電圧の入力に
応じて第１又は第２差動電流を出力する。第１定電圧回
路は、第１及び第２差動電流の供給を直接又は間接に受
けて上記定電圧保持動作を実行し、第２定電圧回路は、
正負の電源電圧の中間値を基準として上記定電圧保持動
作を実行する。このようにすると、正の電源電圧と負の
電源電圧の差が小さい場合、すなわち電源電圧が低い場
合であっても、後段の負荷をＡＢ級駆動することが可能
になる。

【００３３】

【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。

【００３４】（１）第１〜第３実施例の構成図１には、本発明の第１実施例に係るＡＢ級プッシュプ
ル駆動回路の要部構成が示されている。この実施例にお
いては、ＮＰＮトランジスタＱ₁及びＱ₂とＰＮＰトラ
ンジスタＱ₃及びＱ₄が用いられており、各トランジス
タＱ₁〜Ｑ₄のエミッタが共通接続されている。また、
トランジスタＱ₁のベースとトランジスタＱ₃のベース
の間には２個のダイオードＤ₁及びＤ₃から構成される
定電圧回路１が接続されており、トランジスタＱ₂のベ
ースとトランジスタＱ₄のベースの間には２個のダイオ
ードＤ₁及びＤ₄から構成される定電圧回路２が接続さ
れている。各ダイオードＤ₁〜Ｄ₄は、対応するトラン
ジスタＱ₁〜Ｑ₄のベースエミッタ間ＰＮ接合に対して
順方向となるよう接続されている。そして、トランジス
タＱ₁のベースとトランジスタＱ₂のベースの間には、
差動入力電圧Ｖ_iが印加されている。

【００３５】図２には、本発明の第２実施例に係るＡＢ
級プッシュプル駆動回路の構成が示されている。この実
施例においては、上述の第１実施例と異なり、差動入力
電圧Ｖ_iが、ダイオードＤ₁及びＤ₃の接続点とダイオ
ードＤ₂及びＤ₄の接続点の間に印加されている。

【００３６】図３には、本発明の第３実施例に係るＡＢ
級プッシュプル駆動回路の要部構成が示されている。こ
の実施例においては、差動入力電圧Ｖ_iが、トランジス
タＱ₃のベースとトランジスタＱ₄のベースの間に印加
されている。

【００３７】これらいずれの実施例においても、２個の
ＮＰＮトランジスタＱ₁及びＱ₂のエミッタと２個のＰ
ＮＰトランジスタＱ₃及びＱ₄のエミッタが共通接続さ
れており、また差動入力電圧Ｖ_iがトランジスタＱ₁の
ベースとトランジスタＱ₂のベースの間及びトランジス
タＱ₃のベースとトランジスタＱ₄のベースの間に直接
又は電圧回路１及び２の一部を介して印加されている。
さらに、定電圧回路１及び２は、後述するように定電流
の供給を受け、トランジスタＱ₁のベースとトランジス
タＱ₃のベースの間の電圧又はトランジスタＱ₂のベー
スとトランジスタＱ₄のベースの間の電圧を一定電圧に
保持している。このような動作により、第１〜第３実施
例によれば、低電圧駆動が可能で従って出力振幅を大き
くすることができ、信号経路差が少なく対称性が良好
で、ＡＢ級動作のためのループを必要とせず、かつ温度
に対しても安定なＡＢ級プッシュプル駆動回路を実現で
きる。

【００３８】（２）第１〜第３実施例の動作原理次に、第１〜第３実施例の動作について原理的に説明す
る。

【００３９】まず、ＮＰＮトランジスタのベースエミッ
タ間電圧Ｖ_beとエミッタ流出電流Ｉ_enの関係、ＰＮＰト
ランジスタのエミッタベース間電圧Ｖ_ebとエミッタ流入
電流Ｉ_epの関係、及びＰＮ接合ダイオードの電圧Ｖ_dと
電流Ｉ_dの関係は、次のような式で表すことができる。

【００４０】

【数１】Ｖ_be＝Ｖ_T・ｌ_n（Ｉ_en／Ｉ_sn）Ｖ_eb＝Ｖ_T・ｌ_n（Ｉ_ep／Ｉ_sp）Ｖ_d＝Ｖ_T・ｌ_n（Ｉ_d／Ｉ_sd） …（１）Ｖ_T＝ｋ・Ｔ／ｑ …（２）但し、Ｉ_sn、Ｉ_sp、Ｉ_sdは、トランジスタ又はダイオー
ドの製造プロセス及びサイズによって定まる逆方向飽和
電流、ｋはボルツマン定数（＝１．３８０６６×１０
^-23（Ｊ／Ｋ）、ｑは単位電荷＝１．６０２１６×１０
^-19（Ｃ）である。従って、絶対温度Ｔ（Ｋ）に依存す
る電圧Ｖ_Tは、常温では約２６（ｍＶ）となり、上述の
電圧Ｖ_be，Ｖ_eb，Ｖ_dの温度係数は約−２ｍｖ／℃とな
る。

【００４１】ここに、各実施例の動作を説明するために
トランジスタＱ₁とＱ₂が同サイズ、トランジスタＱ₃
とＱ₄が同サイズ、定電圧回路１と２が同サイズである
とする。また、定電圧回路１の電圧降下と定電圧回路２
の電圧降下が互いに等しくＥ_sであるとする。さらに
は、トランジスタＱ₁〜Ｑ₄のエミッタ電流及びベース
エミッタ間電圧をそれぞれＩ_e1〜Ｉ_e4と表し、さらに差
動入力電圧Ｖ_iが０の時のエミッタ電流をＩ_e0と表わす
とする。上述の式（１）をトランジスタＱ₁及びＱ₂に
適用することにより次の式（３）が、トランジスタＱ₃
及びＱ₄に適用することにより式（４）が、トランジス
タＱ₁及びＱ₃に適用することにより次の式（５）が、
さらに差動入力電圧Ｖ_iが０の場合にトランジスタＱ₁
及びＱ₃に適用することにより次の式（６）が、それぞ
れ得られる。

【００４２】

【数２】Ｖ_i＝Ｖ_be1−Ｖ_be2 ＝Ｖ_T・ｌ_n（Ｉ_e1／Ｉ_sn）−Ｖ_T・ｌ_n（Ｉ_e2／Ｉ_sn）＝Ｖ_T・ｌ_n（Ｉ_e1／Ｉ_e2） …（３）Ｖ_i＝（Ｅ_s＋Ｖ_be4）−（Ｅ_s＋Ｖ_be3）＝Ｖ_T・ｌ_n（Ｉ_e4／Ｉ_sp）−Ｖ_T・ｌ_n（Ｉ_e3／Ｉ_sp）＝Ｖ_T・ｌ_n（Ｉ_e4／Ｉ_e3） …（４）Ｅ_s＝Ｖ_be1＋Ｖ_be3 ＝Ｖ_T・ｌ_n（Ｉ_e1／Ｉ_sn）＋Ｖ_T・ｌ_n（Ｉ_e3／Ｉ_sp）＝Ｖ_T・ｌ_n｛（Ｉ_e1・Ｉ_e3）／（Ｉ_sn・Ｉ_sp）｝ …（５）Ｅ_s＝Ｖ_be1＋Ｖ_be3 ＝Ｖ_T・ｌ_n（Ｉ_e0／Ｉ_sn）＋Ｖ_T・ｌ_n（Ｉ_e0／Ｉ_sp）＝Ｖ_T・ｌ_n｛（Ｉ_e0・Ｉ_e0）／（Ｉ_sn・Ｉ_sp）｝ …（６）さらに、トランジスタＱ₁〜Ｑ₄のエミッタは共通接続
されているから、次の式が成り立つ。

【００４３】

【数３】Ｉ_e1＋Ｉ_e2= Ｉ_e3＋Ｉ_e4 …（７）このようにして得られた式のうち、式（３）と（４）の
比較により次の式（８）が、さらに式（５）、（６）の
比較結果と式（８）により次の式（９）が、そして式
（７）と（８）の比較により次の式（１０）が、それぞ
れ得られる。

【００４４】

【数４】Ｉ_e1／Ｉ_e2= Ｉ_e4／Ｉ_e3 …（８）Ｉ_e1・Ｉ_e3= Ｉ_e2・Ｉ_e4＝Ｉ_e0 ² …（９）Ｉ_e1＝Ｉ_e4 ,Ｉ_e2＝Ｉ_e3 …（１０）従って、式（３）、（４）、（９）及び（１０）を変形
することにより、次の式（１１）〜（１３）が得られ
る。

【００４５】

【数５】Ｖ_i＝Ｖ_T・ｌ_n（Ｉ_e1・Ｉ_e4／Ｉ_e0 ²）＝Ｖ_T・ｌ_n（Ｉ_e0 ²／Ｉ_e2・Ｉ_e3）＝２・Ｖ_T・ｌ_n（Ｉ_e1／Ｉ_e0）＝２・Ｖ_T・ｌ_n（Ｉ_e4／Ｉ_e0）＝２・Ｖ_T・ｌ_n（Ｉ_e0／Ｉ_e2）＝２・Ｖ_T・ｌ_n（Ｉ_e0／Ｉ_e3） …（１１）Ｉ_e1＝Ｉ_e4＝Ｉ_e0・ｅｘｐ（Ｖ_i／Ｖ_T） …（１２）Ｉ_e2＝Ｉ_e3＝Ｉ_e0・ｅｘｐ（−Ｖ_i／Ｖ_T） …（１３）このように、トランジスタＱ₁のエミッタ電流Ｉ_e1とト
ランジスタＱ₄のエミッタ電流Ｉ_e4は等しい値となり、
トランジスタＱ₂のエミッタ電流Ｉ_e2とトランジスタＱ
₃のエミッタ電流Ｉ_e3は等しい電流となる。さらに、エ
ミッタ電流Ｉ_e1及びＩ_e4とＩ_e2及びＩ_e3は、差分入力電
圧Ｖ_iに対して指数関数的に増減することとなると共
に、前者と後者は互いに差動関係となる。加えて、トラ
ンジスタのエミッタ電流とコレクタ電流はほぼ等しい。
従って、前述の各実施例における各トランジスタＱ₁〜
Ｑ₄のコレクタ電流Ｉ₁〜Ｉ₄の差動入力電圧Ｖ_iに対
する特性は図４に示されるような特性となる。この特性
から明らかなように、電流Ｉ₁とＩ₃の差電流及び電流
Ｉ₂及びＩ₄の差電流は、いずれも、ＡＢ級の電流とな
る。

【００４６】従って、図１〜図３に示される回路と共に
電流を反転加算して出力する出力回路を使用することに
より、出力回路を介して電流供給を受ける負荷をＡＢ級
駆動することができる。その際、複数の信号増幅経路が
生じる場合であっても各経路間の経路差をなくすことが
できるため、高周波領域における信号の位相差を防ぐこ
とができる。また、ＡＢ級駆動のためのループが必要で
ないため異常発振が起り難い。加えて、ダイオードＤ₁
〜Ｄ₄によって定電圧回路１及び２が構成されているた
め、これらダイオードＤ₁〜Ｄ₄によってトランジスタ
Ｑ₁〜Ｑ₄のベースエミッタ間ＰＮ接合の温度特性が補
償されることとなり、温度的にもより安定した回路とな
る。

【００４７】図５には、差動入力電圧Ｖ_iが０の場合の
トランジスタＱ₁のエミッタ電流Ｉ_e01とトランジスタ
Ｑ₂のエミッタ電流Ｉ_e02が等しくない場合のコレクタ
電流Ｉ₁〜Ｉ₄の特性が示されている。この図に示され
る特性を式で表すと次のようになる。

【００４８】

【数６】これらの図及び式からも明らかなように、やはり、ＡＢ
級の電流が得られることが分る。

【００４９】（３）第４〜第６実施例の構成図６には、本発明の第４実施例に係るＡＢ級プッシュプ
ル駆動回路の要部構成が示されている。この実施例にお
いては、第１実施例におけるＮＰＮトランジスタＱ₁及
びＱ₂に代えてＮチャネルＦＥＴＱ₅及びＱ₆が用いら
れており、またＰＮＰトランジスタＱ₃及びＱ₄に代え
てＰチャネルＦＥＴＱ₇及びＱ₈が用いられている。ま
た、各ＦＥＴＱ₅〜Ｑ₈のソースは共通接続されてい
る。定電圧回路１は、ゲートドレイン間が共通接続され
たＮチャネルＦＥＴＱ₉及びＰチャネルＦＥＴＱ₁₁から
構成されており、定電圧回路２は、ゲートドレイン間が
共通接続されたＮチャネルＦＥＴＱ₁₀及びＰチャネルＦ
ＥＴＱ₁₂から構成されている。各ＦＥＴＱ₉〜Ｑ₁₂は、
対応するＦＥＴＱ₅〜Ｑ₈のゲートソース間電圧に対し
て順方向となるよう接続されている。そして、ＦＥＴＱ
₅のゲートとＦＥＴＱ₆のゲートのベースの間には、差
動入力電圧Ｖ_iが印加されている。

【００５０】図７には、本発明の第５実施例に係るＡＢ
級プッシュプル駆動回路の構成が示されている。この実
施例においては、上述の第４実施例と異なり、差動入力
電圧Ｖ_iが、ＦＥＴＱ₉及びＱ₁₁の接続点とＦＥＴＱ₁₀
及びＱ₁₂の接続点の間に印加されている。

【００５１】図８には、本発明の第６実施例に係るＡＢ
級プッシュプル駆動回路の要部構成が示されている。こ
の実施例においては、差動入力電圧Ｖ_iが、ＦＥＴＱ₇
のゲートとトランジスタＱ₈のゲートの間に印加されて
いる。

【００５２】第４〜第６実施例のいずれにおいても、２
個のＮチャネルＦＥＴＱ₅及びＱ₆のソースと２個のＰ
チャネルＦＥＴＱ₇及びＱ₈のソースが共通接続されて
おり、また差動入力電圧Ｖ_iがＦＥＴＱ₅のゲートとＦ
ＥＴＱ₆のゲートの間及びＦＥＴＱ₇のゲートとＦＥＴ
Ｑ₈のベースの間に直接又は定電圧回路１及び２の一部
を介して印加されている。定電圧回路１及び２は、第１
〜第３実施例と同様、定電流の供給を受け、ＦＥＴＱ₅
のベースとＦＥＴＱ₇のゲートの間の電圧又はＦＥＴＱ
₆のゲートとＦＥＴＱ₈のゲートの間の電圧を一定電圧
に保持している。このような動作により、第４〜第６実
施例によれば、低電圧駆動が可能で従って出力振幅を大
きくすることができ、信号経路差が少なく対称性が良好
で、ＡＢ級動作のためのループを必要とせず、かつ温度
に対しても安定なＡＢ級プッシュプル駆動回路を実現で
きる。

【００５３】（４）第４〜第６実施例の動作原理次に、第４〜第６実施例の動作について原理的に説明す
る。

【００５４】まず、ＮチャネルＦＥＴのドレイン電流Ｉ
_dn及びＰチャネルＦＥＴのドレイン電流Ｉ_pnは一般に次
のように表される。

【００５５】

【数７】Ｉ_dn＝−ｑμ_n（Ｃ_oxＷ₁／２Ｌ₁）（Ｖ_gs1−Ｖ_t1）² ＝Ｋ_nＶ_g1 ^２ …（１８）Ｉ_pn＝ｑμ_p（Ｃ_oxＷ₂／２Ｌ₂）（Ｖ_gs2−Ｖ_t2）² ＝Ｋ_pＶ_g2 ^２ …（１９）但し、ｑ：単位電荷 μ_n，μ_p：電子、正孔の移動度Ｃ_ox：ゲート酸化膜の厚みＷ₁，Ｗ₂：ゲート幅Ｌ₁，Ｌ₂：ゲート長Ｖ_gs1，Ｖ_gs2：ゲートソース間電圧Ｖ_t1，Ｖ_t2：しきい値電圧Ｋ_n＝μ_n（Ｃ_oxＷ₁／２Ｌ₁）Ｋ_p＝μ_p（Ｃ_oxＷ₂／２Ｌ₂）Ｖ_g1＝Ｖ_gs1−Ｖ_t1 Ｖ_g2＝Ｖ_gs2−Ｖ_t2 添字１はＮチャネル、２はＰチャネルここでは、説明のため、ＦＥＴＱ₅とＱ₆が同サイズ、
ＦＥＴＱ₇とＱ₈が同サイズ、定電圧回路１と２の電圧
降下が互いに等しいとする。さらに、Ｋ_nとＫ_pが等し
いとする（Ｋ＝Ｋ_n＝−Ｋ_p）。第４〜第６実施例にお
けるＦＥＴＱ₅〜Ｑ₈のドレイン電流をそれぞれＩ₅〜
Ｉ₈，ゲートソース間電圧をＶ_g5〜Ｖ_g8と表すこととす
ると、差動入力電圧Ｖ_iが入力された場合のドレイン電
流Ｉ₅〜Ｉ₈は次の式で表すことができる。

【００５６】

【数８】Ｉ₅＝Ｋ_n（Ｖ_g1−Ｖ_g2）^２＝ＫＶ_i ^２ …（２０）Ｉ₆＝−Ｋ_n（Ｖ_g1−Ｖ_g2）^２＝−ＫＶ_i ^２ …（２１）Ｉ₇＝Ｋ_p（Ｖ_g4−Ｖ_g3）^２＝Ｋ_p（Ｖ_g1−Ｖ_g2）^２＝−ＫＶ_i ^２ …（２２）Ｉ₈＝−Ｋ_p（Ｖ_g4−Ｖ_g3）^２＝−Ｋ_p（Ｖ_g1−Ｖ_g2）^２＝ＫＶ_i ^２ …（２３）従って、式（２０）及び（２３）から式（２４）が、式
（２１）及び（２２）から式（２５）が得られる。

【００５７】

【数９】Ｉ₅＝Ｉ₈ …（２４）Ｉ₆＝Ｉ₇ …（２５）式（２４）及び（２５）にて表されているように、ＦＥ
ＴＱ₅のドレイン電流Ｉ₅とＦＥＴＱ₈のドレイン電流
Ｉ₈は等しい値となり、ＦＥＴＱ₆のドレイン電流Ｉ₆
とＦＥＴＱ₇のドレイン電流Ｉ₇は等しい値となる。ま
た、式（２０）〜（２４）にて表されているように、ド
レイン電流Ｉ₅及びＩ₆Ｉ₇及びＩ₈は差動入力電圧Ｖ
_iに対して二次関数的に増減することとなると共に、前
者と後者は互いに差動関係となる。従って、第４〜第６
実施例におけるＦＥＴＱ₅〜Ｑ₈のドレイン電流Ｉ₅〜
Ｉ₈の差動入力電圧Ｖ_iに対する関係は図９に示される
ような特性となる。この特性から明らかなように、電流
Ｉ₅と電流Ｉ₇の差電流及び電流Ｉ₆と電流Ｉ₈の差電
流はいずれもＡＢ級の電流となる。

【００５８】従って、図６〜図８に示される回路と共に
電流を反転加算して出力する出力回路を使用することに
より、出力回路を介して電流供給を受ける負荷をＡＢ級
駆動することができる。その際、複数の信号増幅経路が
生じる場合であっても各経路間の経路差をなくすことが
できるため、高周波領域における信号の位相差を防ぐこ
とができる。また、ＡＢ級駆動のためのループが必要で
ないため異常発振が起こりにくい。加えて、ゲートとド
レインが共通に接続されたＮチャネルＦＥＴＱ₉、Ｑ₁₀
及びＰチャネルＦＥＴＱ₁₁、Ｑ₁₂によって定電圧回路１
及び２が構成されているため、これらのＦＥＴＱ₉〜Ｑ
₁₂によってＦＥＴＱ₅〜Ｑ₈のゲートソース間温度特性
が補償されることになり、温度的にもより安定した回路
となる。（５）定電圧回路の態様図１０には、本発明の第１〜第３実施例において使用可
能な定電圧回路１又は２の構成の例が５種類示されてい
る。

【００５９】まず、図１０（ａ）に示される構成におい
ては、前述のダイオードＤ₁又はＤ₂とダイオードＤ₃
又はＤ₄が直列接続されており、さらにこれに２個の抵
抗ｒ及び２個の定電流源Ｑ₁₃又はＱ₁₄及びＱ₁₅又はＱ₁₆
が直列接続されている。定電流源Ｑ₁₃又はＱ₁₄及びＱ₁₅
又はＱ₁₆は、ダイオードＤ₁又はＤ₂及びＤ₃又はＤ₄
に定電流を供給し、図中に示される電圧降下Ｅ_sを定電
圧に保持している。また、抵抗ｒは電圧降下Ｅ_sを調整
する抵抗である。

【００６０】図１０（ｂ）に示される構成においては、
ダイオードＤ₁又はＤ₂が、コレクタベース間が短絡さ
れたトランジスタＱ₁₇又はＱ₁₈により、ダイオードＤ₃
又はＤ₄が、ベースコレクタ間が短絡されたトランジス
タＱ₁₉又はＱ₂₀により、それぞれ構成されている。

【００６１】図１０（ｃ）においては、図１０（ｂ）と
異なり、トランジスタＱ₁₇又はＱ₁₈として、ＰＮＰトラ
ンジスタではなくＮＰＮトランジスタが使用されてい
る。同様に、トランジスタＱ₁₉又はＱ₂₀として、ＮＰＮ
トランジスタではなくＰＮＰトランジスタが使用されて
いる。

【００６２】図１０（ｄ）に示される回路においては、
トランジスタＱ₁₇又はＱ₁₈のコレクタベース間が２個の
ＮＰＮトランジスタＱ₂₁又はＱ₂₂によって短絡されてお
り、トランジスタＱ₁₉又はＱ₂₀のコレクタベース間が２
個のＰＮＰトランジスタによって短絡されている。

【００６３】図１０（ｅ）に示される回路においては、
トランジスタＱ₂₅又はＱ₂₆のベースとトランジスタＱ₂₇
又はＱ₂₈のベースとの間に２個の抵抗ｒが接続されてお
り、これらの抵抗ｒの接続点が電圧印加点とされてい
る。トランジスタＱ₂₅又はＱ₂₆及びＱ₂₇又はＱ₂₈のベー
スには２個の定電流源Ｑ₂₉又はＱ₃₀及びＱ₃₁又はＱ₃₂か
ら定電流が供給されている。トランジスタＱ₂₅又はＱ₂₆
のエミッタには定電流源Ｑ₃₃又はＱ₃₄から定電流が供給
されており、トランジスタＱ₂₇又はＱ₂₈のエミッタには
定電流源Ｑ₃₅又はＱ₃₆から定電流が供給されている。従
って、トランジスタＱ₂₅又はＱ₂₆のエミッタとトランジ
スタＱ₂₇又はＱ₂₈のエミッタの間に現れる電圧Ｅ_sは一
定となる。すなわち、この実施例においては、ダイオー
ドＤ₁又はＤ₂がトランジスタＱ₂₅又はＱ₂₆と抵抗ｒに
より、ダイオードＤ₃又はＤ₄がトランジスタＱ₂₇又は
Ｑ₂₈と抵抗ｒにより、それぞれ実現されている。

【００６４】図１１には、本発明の第４〜第６実施例に
おいて使用可能な定電圧回路１又は２の構成の例が３種
類示されている。

【００６５】図１１（ａ）に示される構成においては、
ＮチャネルＦＥＴＱ₉又はＱ₁₀とＰチャネルＦＥＴＱ₁₁
又はＱ₁₂とが直列接続されており、さらにこれに２個の
抵抗ｒ及び２個の定電流源Ｑ₁₃又はＱ₁₄及びＱ₁₅又はＱ
₁₆が直列接続されている。定電流源Ｑ₁₃又はＱ₁₄及びＱ
₁₅又はＱ₁₆は、ＦＥＴＱ₉又はＱ₁₀及びＱ₁₁又はＱ₁₂に
定電流を供給し、図中に示される電圧降下Ｅ_sを定電圧
に保持している。また、抵抗ｒは電圧降下Ｅ_sを調整す
る抵抗である。

【００６６】図１１（ｂ）に示される構成においては、
ＮチャネルＦＥＴＱ₉又はＱ₁₀に代えＰチャネルＦＥＴ
Ｑ₃₇又はＱ₃₈が、ＰチャネルＦＥＴＱ₁₁又はＱ₁₂に代え
ＮチャネルＦＥＴＱ₃₉又はＱ₄₀が、それぞれ用いられて
いる。

【００６７】図１１（ｃ）に示される回路においては、
ＦＥＴＱ₄₁又はＱ₄₂のゲートとＦＥＴＱ₄₃又はＱ₄₄のゲ
ートとの間に２個の抵抗ｒが接続されており、これらの
抵抗ｒの接続点が電圧印加点とされている。ＦＥＴＱ₄₁
又はＱ₄₂及びＦＥＴＱ₄₃又はＱ₄₄のゲートには２個の定
電流源Ｑ₂₉又はＱ₃₀及びＱ₃₁又はＱ₃₂から定電流が供給
されている。ＦＥＴＱ₄₁又はＱ₄₂のソースには定電流源
Ｑ₃₃又はＱ₃₄から定電流が供給されており、ＦＥＴ₄₃又
はＱ₄₄のソースには定電流源Ｑ₃₅又はＱ₃₆から定電流が
供給されている。従って、ＦＥＴＱ₄₁又はＱ₄₂のソース
とＦＥＴＱ₄₃又はＱ₄₄のソースの間に現れる電圧Ｅ_sは
一定となる。

【００６８】（６）応用回路例図１２には、本発明の第２実施例を応用して差動出力を
有するＡＢ級出力回路を構成した回路例が示されてい
る。この図に示される回路においては、定電圧回路１及
び２の構成として図１０（ｂ）の構成が使用されている
が、これは図１０（ａ）や図１０（ｃ）〜（ｅ）の構成
と置き換えることもできる。

【００６９】トランジスタＱ₁〜Ｑ₄のコレクタは、そ
れぞれ、電流ミラー回路３〜６の入電側のトランジスタ
Ｑ₄₅〜Ｑ₄₈のコレクタ及びベースに接続されている。電
流ミラー回路３の出力トランジスタＱ₄₉のコレクタと電
流ミラー回路５の出力側トランジスタＱ₅₁のコレクタは
接続されており、同様に、電流ミラー回路４の出力側ト
ランジスタＱ₅₀のコレクタと電流ミラー回路６の出力側
トランジスタＱ₅₂のコレクタは接続されている。従っ
て、トランジスタＱ₄₉及びＱ₅₁のコレクタと、トランジ
スタＱ₅₀とＱ₅₂のコレクタから、互いに差動関係にある
２種類のＡＢ級駆動電流が得られる。両者が差動関係と
なるのは、前述の図４及び５から明らかである。

【００７０】図１３には、本発明の第５実施例を応用し
て差動出力を有するＡＢ級出力回路を構成した回路例が
示されている。この回路例においては、図１２における
ＰＮＰ又はＮＰＮトランジスタＱ₁〜Ｑ₄、Ｑ₁₇〜Ｑ₂₀
及びＱ₄₅〜Ｑ₅₂が、いずれもＰ又はＮチャネルＦＥＴＱ
₅〜Ｑ₈、Ｑ₃₇〜Ｑ₄₀及びＱ₅₃〜Ｑ₆₀に置換されてい
る。なお、定電圧回路１及び２の構成として図１１
（ｂ）の構成が使用されているが、これは図１１（ａ）
又は図１１（ｃ）の構成と置き換えることもできる。

【００７１】図１４には、本発明の第２実施例を用いて
構成した演算増幅器の回路例が示されている。この実施
例においては、定電圧回路１及び２として図１０（ｂ）
に示される構成が使用されている。

【００７２】この図に示される回路は、２個のＮＰＮト
ランジスタＱ₆₁及びＱ₆₂から構成される差動入力回路７
を有している。トランジスタＱ₆₁及びＱ₆₂のベースに
は、外部から差動入力電圧Ｖ_iが印加される。また、電
流ミラー回路８は、電源電圧Ｖ_cc及びＶ_ssの値、と抵抗
Ｒの値及び自身のミラー比により定まる定電流をトラン
ジスタＱ₆₁及びＱ₆₂のエミッタに供給する。定電圧回路
１及び２のトランジスタＱ₁₇及びＱ₁₈のエミッタには、
それぞれ、電流ミラー回路９及び１０を介し、トランジ
スタＱ₆₂又はＱ₆₁のコレクタ電流に対応した値の電流が
供給される。さらに、トランジスタＱ₁₉のエミッタ電流
は、電流ミラー回路１１により、トランジスタＱ₂₀のエ
ミッタ電流と同一電流に保持される。トランジスタＱ₂
及びＱ₄のコレクタには、それぞれ、電流ミラー回路１
２及び１３が接続されており、これらの電流ミラー回路
１２及び１３の出力トランジスタＱ₆₃及びＱ₆₄が、この
図に示される演算増幅器の出力トランジスタとなる。そ
して、トランジスタＱ₁₇及びＱ₁₉のコレクタは、コンデ
ンサＣ₁を介してトランジスタＱ₆₃及びＱ₆₄のコレクタ
に接続されている。

【００７３】このような構成とすると、ＡＢ級出力を有
し上述の各効果を奏する演算増幅器が得られる。

【００７４】図１５には、本発明の第５実施例を用いて
構成した演算増幅器の回路例が示されている。この応用
例においては、定電圧回路１及び２として図１１（ｂ）
に示される構成が使用されており、また図１４における
ＰＮＰ又はＮＰＮトランジスタＱ₆₁〜Ｑ₆₄がＰ又はＮチ
ャネルＦＥＴＱ₆₅〜Ｑ₆₈に置き換えられている。

【００７５】図１６には、本発明の第２実施例に係る回
路を用いて構成した演算増幅器の構成が示されている。
この図に示される回路においては、図１４に示される回
路と異なり、定電圧回路１及び２として図１０（ｄ）に
示される構成が使用されている。さらに、出力回路を構
成する電流ミラー回路１４及び１５は、それぞれ、コレ
クタがＶ_ss又はＶ_ccにより駆動されるＰＮＰトランジス
タＱ₆₉及びＱ₇₀を有している。従って、この構成におい
ては、出力回路に係る電流ミラー回路１４及び１５のミ
ラー比を大きくすることができ、負荷をより大電流で駆
動することができる。

【００７６】図１７には、本発明の第２実施例に係る回
路を使用して構成した演算増幅器の他の一例が示されて
いる。この回路においては、定電圧回路１及び２の構成
として、図１０（ｅ）の構成が使用されている。

【００７７】まず、トランジスタＱ２５のエミッタに対
しては、電流ミラー回路１６及び１７を介し、電源電圧
Ｖ_cc及びＶ_ss、抵抗ｒ並びにミラー比で定まる定電流値
に正の定電流が供給される。すなわち、前述の定電流源
Ｑ₃₃は、抵抗Ｒ、電流ミラー回路１６及び１７から構成
されている。同様に、トランジスタＱ₂₇のエミッタに
は、抵抗Ｒ及び電流ミラー回路１７から構成される定電
流源Ｑ₃₅から定電流が供給される。トランジスタＱ₂₅の
ベースには、抵抗Ｒ、電流ミラー回路１７及び１８から
構成される定電流源Ｑ₂₉から定電流が供給され、トラン
ジスタＱ₂₇のベースには、抵抗Ｒ、電流ミラー回路１９
及び２０から構成される定電流源Ｑ₃₁から定電流が供給
される。

【００７８】次に、定電圧回路２を構成するトランジス
タＱ₂₆のエミッタには、抵抗Ｒ、電流ミラー回路１６及
び１７から構成される定電流源Ｑ₃₄から定電流が供給さ
れる。トランジスタＱ₂₈のエミッタには、抵抗Ｒ及び電
流ミラー回路１７から構成される定電流源Ｑ₃₆から定電
流が供給される。さらに、トランジスタＱ₂₆及びＱ₂₈の
ベースには、外部から、正の電源電圧Ｖ_ccと負の電源電
圧Ｖ_ssの中間値、すなわち（Ｖ_cc＋Ｖ_ss）／２が印加さ
れる。

【００７９】差動入力電圧Ｖ_iは、トランジスタＱ₆₅の
ベースとトランジスタＱ₆₆のベースの間に印加されてお
り、また、トランジスタＱ₆₇のベースとトランジスタＱ
₆₈のベースの間にも印加されている。トランジスタＱ₆₅
とＱ₆₆は差動入力回路を構成しており、そのエミッタに
は電流ミラー回路１７から定電流が供給されている。ま
た、これらのトランジスタＱ₆₅及びＱ₆₆のコレクタに
は、ベースコレクタ間が短絡されたトランジスタＱ₆₉及
びＱ₇₀がそれぞれ接続されている。トランジスタＱ₆₉は
電流ミラー回路２１の入力側トランジスタであり、トラ
ンジスタＱ₇₀は電流ミラー回路１８の入力側トランジス
タである。電流ミラー回路２１の出力側トランジスタＱ
₇₁のコレクタは、電流ミラー回路２０のトランジスタＱ
₇₂及びＱ₇₃のベースに接続されており、トランジスタＱ
₇₃のコレクタはトランジスタＱ₂₅及びＱ₂₇のベースに接
続されている。また、電流ミラー回路１８の出力側トラ
ンジスタＱ₇₄のコレクタも、同様に、トランジスタＱ₂₅
及びＱ₂₇のベースに接続されている。

【００８０】トランジスタＱ₆₇及びＱ₆₈も、同様に差動
入力回路を構成している。トランジスタＱ₆₇及びＱ₆₈の
エミッタには、電流ミラー回路１９から定電流が供給さ
れている。トランジスタＱ₆₇のコレクタは、電流ミラー
回路２２の入力側トランジスタＱ₇₅に接続されており、
トランジスタＱ₆₈のコレクタは電流ミラー回路２０の入
力側トランジスタＱ₇₂に接続されている。電流ミラー回
路２２の出力側トランジスタＱ₇₆は、ちょうどトランジ
スタＱ₇₁と対称となるよう、電流ミラー回路１８の出力
側トランジスタＱ₇₄のベースに接続されている。

【００８１】このように、各（Ｖ_cc＋Ｖ_ss）／２を基準
として定電圧回路２を動作させる一方で、トランジスタ
Ｑ₆₅及びＱ₆₆から構成される差動入力回路の出力を用い
てトランジスタＱ₂₅のベースを駆動しトランジスタＱ₆₇
及びトランジスタＱ₆₈から構成される差動入力回路の出
力を用いてトランジスタＱ₂₅のベースを駆動するように
すると、電源電圧Ｖ_ccとＶ_ssの差が例えば１．５Ｖ程度
の低電圧であっても、後段に接続されている負荷をＡＢ
級駆動することができる。

【００８２】図１８には、本発明の第５実施例に係る回
路を応用して構成した演算増幅器の他の一例が示されて
いる。この回路においては、定電圧回路１及び２の構成
として、図１１（ｅ）の構成が使用されており、また図
１７におけるバイポーラトランジスタＱ₁〜Ｑ₄、Ｑ₂₅
〜Ｑ₂₈及びＱ₆₅〜Ｑ₇₆に代え、ＦＥＴＱ₅〜Ｑ₈、Ｑ₄₁
〜Ｑ₄₄及びＱ₇₇〜₈₈が用いられている。

【００８３】（７）補遺なお、以上の説明では、第１〜第３実施例を用いた場合
の出力回路がバイポーラトランジスタによる電流ミラー
回路として、第４〜第６実施例を用いた場合の出力回路
がＦＥＴによる電流ミラー回路として、構成されてい
る。しかし、本発明の出力回路の構成は、このような構
成に限定されるものではない。

【００８４】例えば図１９に示されるように、トランジ
スタＱ₂及びＱ₄のコレクタによって出力トランジスタ
Ｑ₈₉及びＱ₉₀のベースを駆動してもよい。このようにし
た場合、トランジスタＱ₂及びＱ₄のコレクタ電流を反
転増幅した電流が、トランジスタＱ₈₉及びＱ₉₀のコレク
タ電流になる。すなわち、バイポーラトランジスタＱ₈₉
及びＱ₉₀の反転増幅特性が加わった電流出力特性が得ら
れる。また、出力段の電源ミラー回路１２及び１３の構
成を、図２０に示されるようにＦＥＴから構成してもよ
い。この図においては、電流ミラー回路１２を構成する
トランジスタＱ₉₁及びＱ₉₂がそれぞれＰＭＯＳＦＥＴで
あり、電流ミラー回路１３を構成するトランジスタＱ₉₃
及びＱ₉₄がそれぞれＮＭＯＳＦＥＴである。このように
しても本発明に係る効果を得ることができる。

【００８５】あるいは、図２１に示されるように、ＦＥ
ＴＱ₆及びＱ₈のドレインによって出力トランジスタＱ
₉₅及びＱ₉₆のベースを駆動してもよい。このようにした
場合、ＦＥＴＱ₆及びＱ₈のドレイン電流を反転増幅し
た電流が、トランジスタＱ₉₅及びＱ₉₆のコレクタ電流に
なる。すなわち、バイポーラトランジスタＱ₉₅及びＱ₉₆
の反転増幅特性が加わった電流出力特性が得られる。ま
た、出力段の電流ミラー回路１２及び１３の構成を、図
２２に示されるようにバイポーラトランジスタから構成
してもよい。この図においては、電流ミラー回路１２を
構成するトランジスタＱ₉₇及びＱ₉₈がそれぞれＰＮＰト
ランジスタであり、電流ミラー回路１３を構成するトラ
ンジスタＱ₉₉及びＱ₁₀₀がそれぞれＮＰＮトランジスタ
である。このようにしても本発明に係る効果を得ること
ができる。

【００８６】

【発明の効果】以上説明したように、本発明に係るＡＢ
級プッシュプル駆動回路によれば、第１乃至第４半導体
素子の供給電極を共通接続し、第１半導体素子の制御電
極と第３半導体素子の制御電極の間の電圧及び第２半導
体素子の制御電極と第４半導体素子の制御電極の間の電
圧をそれぞれ一定に保持するようにしたため、第１半導
体素子の駆動電極電流と第３半導体素子の駆動電極電流
を反転加算した電流や、段２半導体素子の駆動電極電流
と第４半導体素子の駆動電極電流を反転可能にした電流
がそれぞれＡＢ級駆動電流となる。また、ＡＢ級駆動の
ためにループを設ける必要がないため異常発振が生じな
くなり、また信号増幅経路の経路差が少ないためより安
定なＡＢ級プッシュプル駆動回路が得られる。さらに
は、定電圧保持のための第１及び第２定電圧回路を、そ
れぞれ、直列接続された２個のＰＮ接合を用いて構成し
た場合、各半導体素子の温度特性を補償することがで
き、温度的にも安定となる。

【００８７】さらに、本発明に係るＡＢ級プッシュプル
駆動回路を用いて演算増幅器等の電子回路を構成する場
合、その出力回路として電流ミラー回路を用いることが
でき、ミラー比を大きく設定することにより負荷を大電
流でＡＢ級駆動することが可能になる。さらには、正負
の電源電圧の中間値を基準として第２定電圧回路の定電
圧保持動作を実行させ、入力される差動入力電圧に基づ
き第１定電圧回路の定電圧保持動作を実行させるように
した場合、正負の電源電圧の差が小さい場合であって
も、後段の負荷をＡＢ級駆動することができる。すなわ
ち、低電圧動作の可能な回路が得られる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部構成を示す回路図で
ある。

【図２】本発明の第２実施例の要部構成を示す回路図で
ある。

【図３】本発明の第３実施例の要部構成を示す回路図で
ある。

【図４】Ｉ_e01＝Ｉ_e02である場合のコレクタ電流の特
性を示す図である。

【図５】Ｉ_e01≠Ｉ_e02である場合のコレクタ電流の特
性を示す図である。

【図６】本発明の第４実施例の要部構成を示す回路図で
ある。

【図７】本発明の第５実施例の要部構成を示す回路図で
ある。

【図８】本発明の第６実施例の要部構成を示す回路図で
ある。

【図９】ドレイン電流の特性を示す図である。

【図１０】図１０（ａ）〜（ｅ）は、それぞれ、第１〜
第３実施例において使用可能な定電圧回路の一例構成を
示す図である。

【図１１】図１１（ａ）〜（ｃ）は、それぞれ、第４〜
第６実施例において使用可能な定電圧回路の一例構成を
示す図である。

【図１２】本発明の第２実施例に係る回路を用いて構成
したＡＢ級差動出力回路の回路図である。

【図１３】本発明の第５実施例に係る回路を用いて構成
したＡＢ級差動出力回路の回路図である。

【図１４】本発明の第２実施例に係る回路を使用して構
成した演算増幅器の一例構成を示す回路図である。

【図１５】本発明の第５実施例に係る回路を使用して構
成した演算増幅器の一例構成を示す回路図である。

【図１６】本発明の第２実施例に係る回路を使用して構
成した演算増幅器の一例構成を示す回路図である。

【図１７】本発明の第２実施例に係る回路を使用して構
成した演算増幅器の一例構成を示す回路図である。

【図１８】本発明の第５実施例に係る回路を使用して構
成した演算増幅器の一例構成を示す回路図である。

【図１９】出力回路の他の例を示す回路図である。

【図２０】出力回路の他の例を示す回路図である。

【図２１】出力回路の他の例を示す回路図である。

【図２２】出力回路の他の例を示す回路図である。

【図２３】第１従来例に係る回路の構成を示す回路図で
ある。

【図２４】この従来例におけるＡＢ級駆動動作を説明す
る図である。

【図２５】第２従来例に係る回路の構成を示す回路図で
ある。

【図２６】第３従来例に係る回路の構成を示す回路図で
ある。

【符号の説明】１，２定電圧回路３〜６，８〜２２電流ミラー回路７差動入力回路Ｑ₁〜Ｑ₁₂，Ｑ₁₇〜Ｑ₂₈，Ｑ₃₇〜Ｑ₁₀₀ バイポーラ又
は電界効果トランジスタＱ₁₃〜Ｑ₁₆，Ｑ₂₉〜Ｑ₃₆ 定電流源Ｄ₁〜Ｄ₄ ダイオードＩ₁〜Ｉ₄ バイポーラトランジスタＱ₁〜Ｑ₄のコレ
クタ電流Ｉ₅〜Ｉ₈ ＦＥＴＱ₅〜Ｑ₈のドレイン電流Ｖ_i 差動入力電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者江川政彦東京都三鷹市下連雀五丁目１番１号日本無線株式会社内 (72)発明者井上昭治東京都三鷹市下連雀五丁目１番１号日本無線株式会社内

Claims

【特許請求の範囲】

【請求項１】それぞれ供給電極、駆動電極及び制御電
極を有する第１極性の第１半導体素子（Ｑ₁、Ｑ₅）及
び第２半導体素子（Ｑ₂、Ｑ₆）並びに第２極性の第３
半導体素子（Ｑ₃、Ｑ₇）及び第４半導体素子（Ｑ₄、
Ｑ₈）と、第１半導体素子（Ｑ₁、Ｑ₅）の制御電極と第３半導体
素子（Ｑ₃、Ｑ₇）の制御電極の間の電圧を一定に保持
する第１定電圧回路（１）と、第２半導体素子（Ｑ₂、Ｑ₆）の制御電極と第４半導体
素子（Ｑ₄、Ｑ₈）の制御電極の間の電圧を一定に保持
する第２定電圧回路（２）と、第１半導体素子（Ｑ₁、Ｑ₅）の駆動電極に流れる電流
（Ｉ₁、Ｉ₅）と第３半導体素子（Ｑ₃、Ｑ₇）の駆動
電極に流れる電流（Ｉ₃、Ｉ₇）を反転加算することに
よりＡＢ級駆動電流を発生させこれを出力する第１出力
回路（３、５）と、を備え、第１乃至第４半導体素子（Ｑ₁〜Ｑ₈）の供給電極が共
通接続されており、駆動電極には供給電極に流れる電流
とほぼ等しい電流が流れ、制御電極によって駆動電極に
流れる電流が制御されることを特徴とするＡＢ級プッシ
ュプル駆動回路。
【請求項２】それぞれ供給電極、駆動電極及び制御電
極を有する第１極性の第１半導体素子（Ｑ₁、Ｑ₅）及
び第２半導体素子（Ｑ₂、Ｑ₆）並びに第２極性の第３
半導体素子（Ｑ₃、Ｑ₇）及び第４半導体素子（Ｑ₄、
Ｑ₈）と、第１半導体素子（Ｑ₁、Ｑ₅）の制御電極と第３半導体
素子（Ｑ₃、Ｑ₇）の制御電極の間の電圧を一定に保持
する第１定電圧回路（１）と、第２半導体素子（Ｑ₂、Ｑ₆）の制御電極と第４半導体
素子（Ｑ₄、Ｑ₈）の制御電極の間の電圧を一定に保持
する第２定電圧回路（２）と、第２半導体素子（Ｑ₂、Ｑ₆）の駆動電極に流れる電流
（Ｉ₂、Ｉ₆）と第４半導体素子（Ｑ₄、Ｑ₈）の駆動
電極に流れる電流（Ｉ₄、Ｉ₈）を反転加算することに
よりＡＢ級駆動電流を発生させこれを出力する第２出力
回路（４、６、１２〜１５）と、を備え、第１乃至第４半導体素子（Ｑ₁〜Ｑ₈）の供給電極が共
通接続されており、駆動電極には供給電極に流れる電流
とほぼ等しい電流が流れ、制御電極によって駆動電極に
流れる電流が制御されることを特徴とするＡＢ級プッシ
ュプル駆動回路。
【請求項３】請求項１記載のＡＢ級プッシュプル駆動
回路において、第２半導体素子（Ｑ₂、Ｑ₆）の駆動電極に流れる電流
（Ｉ₂、Ｉ₆）と第４半導体素子（Ｑ₄、Ｑ₈）の駆動
電極に流れる電流（Ｉ₄、Ｉ₈）を反転加算することに
よりＡＢ級駆動電流を発生させこれを出力する第２出力
回路（４、６、１２〜１５）を備えることを特徴とする
ＡＢ級プッシュプル駆動回路。
【請求項４】請求項１又は３記載のＡＢ級プッシュプ
ル駆動回路において、第１出力回路が、第１半導体素子（Ｑ₁、Ｑ₅）の駆動電極に流れる電流
（Ｉ₁、Ｉ₅）のミラー比倍の電流を出力する第１電流
ミラー回路（３）と、第３半導体素子（Ｑ₃、Ｑ₇）の駆動電極に流れる電流
（Ｉ₃、Ｉ₇）のミラー比倍の電流を出力する第３電流
ミラー回路（５）と、を有し、その出力電流が反転加算反転されＡＢ級駆動電流が生成
されるよう、第１電流ミラー回路（３）と第３電流ミラ
ー回路（５）が接続されたことを特徴とするＡＢ級プッ
シュプル駆動回路。
【請求項５】請求項２又は３記載のＡＢ級プッシュプ
ル駆動回路において、第２出力回路が、第２半導体素子（Ｑ₂、Ｑ₄）の駆動電極に流れる電流
（Ｉ₂、Ｉ₄）のミラー比倍の電流を出力する第２電流
ミラー回路（４、１２、１４）と、第４半導体素子（Ｑ₄、Ｑ₈）の駆動電極に流れる電流
（Ｉ₄、Ｉ₈）のミラー比倍の電流を出力する第４電流
ミラー回路（６、１３、１５）と、を有し、その出力電流が反転加算反転されＡＢ級駆動電流が生成
されるよう、第２電流ミラー回路（４、１２、１４）と
第４電流ミラー回路（６、１３、１５）が接続されたこ
とを特徴とするＡＢ級プッシュプル駆動回路。
【請求項６】請求項１乃至５記載のＡＢ級プッシュプ
ル駆動回路において、第１乃至第４半導体素子がバイポーラトランジスタ（Ｑ
₁〜Ｑ₄）であり、第１及び第２極性がそれぞれＮＰＮ接合及びＰＮＰ接合
であり、供給電極、駆動電極及び制御電極がそれぞれエミッタ、
コレクタ及びベースであることを特徴とするＡＢ級プッ
シュプル駆動回路。
【請求項７】請求項１乃至５記載のＡＢ級プッシュプ
ル駆動回路において、第１乃至第４半導体素子が電界効果トランジスタ（Ｑ₅
〜Ｑ₈）であり、第１及び第２極性がそれぞれＮチャネル型及びＰチャネ
ル型であり、供給電極、駆動電極及び制御電極がそれぞれソース、ド
レイン及びゲートであることを特徴とするＡＢ級プッシ
ュプル駆動回路。
【請求項８】請求項１乃至７記載のＡＢ級プッシュプ
ル駆動回路において、第１定電圧回路（１）が、第１
及び第３半導体素子（Ｑ₁、Ｑ₃、Ｑ₅、Ｑ₇）の温度
対電圧特性を補償する第１温度特性補償手段を有し、第２定電圧回路（２）が、第２及び第４半導体素子（Ｑ
₂、Ｑ₄、Ｑ₆、Ｑ₈）の温度対電圧特性を補償する第
２温度特性補償手段を有することを特徴とするＡＢ級プ
ッシュプル駆動回路。
【請求項９】請求項８記載のＡＢ級プッシュプル駆動
回路において、第１温度特性補償手段が、第１半導体素子（Ｑ₁、
Ｑ₅）と実質的に等しい温度対電圧特性を有する第１温
度補償用素子（Ｄ₁、Ｑ₉、Ｑ₁₇、Ｑ₂₅、Ｑ₃₇、Ｑ₄₁）
と、第３半導体素子（Ｑ₃、Ｑ₇）と実質的に等しい温
度対電圧特性を有し第１温度補償用素子（Ｄ₁、Ｑ₉、
Ｑ₁₇、Ｑ₂₅、Ｑ₃₇、Ｑ₄₁）に順方向直列接続された第３
温度補償用素子（Ｄ₃、Ｑ₁₁、Ｑ₁₉、Ｑ₂₇、Ｑ₃₉、
Ｑ₄₃）と、を有し、第２温度特性補償手段が、第２半導体素子（Ｑ₂、
Ｑ₆）と実質的に等しい温度対電圧特性を有する第２温
度補償用素子（Ｄ₂、Ｑ₁₀、Ｑ₁₈、Ｑ₂₆、Ｑ₃₈、Ｑ₄₂）
と、第４半導体素子（Ｑ₄、Ｑ₈）と実質的に等しい温
度対電圧特性を有し第２温度補償用素子（Ｄ₂、Ｑ₁₀、
Ｑ₁₈、Ｑ₂₆、Ｑ₃₈、Ｑ₄₂）に順方向直列接続された第４
温度補償用素子（Ｄ₄、Ｑ₁₂、Ｑ₂₀、Ｑ₂₈、Ｑ₄₀、
Ｑ₄₄）と、を有し、第１温度補償用素子（Ｄ₁、Ｑ₉、Ｑ₁₇、Ｑ₂₅、Ｑ₃₇、
Ｑ₄₁）と第３温度補償用素子（Ｄ₃、Ｑ₁₁、Ｑ₁₉、
Ｑ₂₇、Ｑ₃₉、Ｑ₄₃）の直列接続体が第１及び第３半導体
素子（Ｑ₁、Ｑ₃、Ｑ₅、Ｑ₇）に順方向並列接続さ
れ、第２温度補償用素子（Ｄ₂、Ｑ₁₀、Ｑ₁₈、Ｑ₂₆、Ｑ
₃₈、Ｑ₄₂）と第４温度補償用素子（Ｄ₄、Ｑ₁₂、Ｑ₂₀、
Ｑ₂₈、Ｑ₄₀、Ｑ₄₄）の直列接続体が第２及び第４半導体
素子（Ｑ₂、Ｑ₄、Ｑ₆、Ｑ₈）に順方向並列接続され
たことを特徴とするＡＢ級プッシュプル駆動回路。
【請求項１０】請求項９記載のＡＢ級プッシュプル駆
動回路において、第１乃至第４温度補償用素子が、それぞれ、第１乃至第
４半導体素子（Ｑ₁〜Ｑ₈）と実質的に等しい温度対電
圧特性を有し順バイアスされたＰＮ接合（Ｄ₁〜Ｄ₄、
Ｑ₁₇〜Ｑ₂₀、Ｑ₂₅〜Ｑ₂₈）であり、第１及び第２温度特性補償手段が、第１乃至第４温度補
償用素子（Ｄ₁〜Ｄ₄、Ｑ₁₇〜Ｑ₂₀、Ｑ₂₅〜Ｑ₂₈）を順
バイアスする第１定電流源（Ｑ₁₃〜Ｑ₁₆）を有すること
を特徴とするＡＢ級プッシュプル駆動回路。
【請求項１１】請求項１０記載のＡＢ級プッシュプル
駆動回路において、第１乃至第４半導体素子がバイポーラトランジスタ（Ｑ
₁〜Ｑ₄）であり、上記ＰＮ接合が、コレクタベース間が短絡されたバイポ
ーラトランジスタ（Ｑ₁₇〜Ｑ₂₀）のベースエミッタ間Ｐ
Ｎ接合であることを特徴とするＡＢ級プッシュプル駆動
回路。
【請求項１２】請求項１０記載のＡＢ級プッシュプル
駆動回路において、第１乃至第４半導体素子がバイポーラトランジスタ（Ｑ
₁〜Ｑ₄）であり、第１及び第２温度特性補償手段が、第１定電流源（Ｑ₁₃
〜Ｑ₁₆）によりそのベースが駆動されるバイアス用バイ
ポーラトランジスタ（Ｑ₂₁〜Ｑ₂₄）を有し、上記ＰＮ接合が、バイアス用バイポーラトランジスタ
（Ｑ₂₁〜Ｑ₂₄）によりそのベースが駆動されるバイポー
ラトランジスタ（Ｑ₁₇〜Ｑ₂₀）のベースエミッタ間ＰＮ
接合であることを特徴とするＡＢ級プッシュプル駆動回
路。
【請求項１３】請求項１０記載のＡＢ級プッシュプル
駆動回路において、第１乃至第４半導体素子がバイポーラトランジスタ（Ｑ
₁〜Ｑ₄）であり、第１及び第２温度特性補償手段が、第２定電流源（Ｑ₂₉
〜Ｑ₃₂）を有し、上記ＰＮ接合が、第２定電流源（Ｑ₂₉〜Ｑ₃₂）によりそ
のベースが駆動されるバイポーラトランジスタ（Ｑ₁₅〜
Ｑ₂₈）のベースエミッタ間ＰＮ接合であることを特徴と
するＡＢ級プッシュプル駆動回路。
【請求項１４】請求項９記載のＡＢ級プッシュプル駆
動回路において、第１乃至第４半導体素子が電界効果トランジスタ（Ｑ₅
〜Ｑ₈）であり、第１乃至第４温度補償用素子が、それぞれ、第１乃至第
４半導体素子（Ｑ₅〜Ｑ₈）と実質的に等しい温度対電
圧特性を有しゲートドレイン間が短絡された電界効果ト
ランジスタ（Ｑ₉〜Ｑ₁₂、Ｑ₃₇〜Ｑ₄₀）であり、第１及び第２温度特性補償手段が、第１乃至第４温度補
償用素子を順バイアスする第１定電流源（Ｑ₁₃〜Ｑ₁₆）
を有することを特徴とするＡＢ級プッシュプル駆動回
路。
【請求項１５】請求項９記載のＡＢ級プッシュプル駆
動回路において、第１乃至第４半導体素子が電界効果トランジスタ（Ｑ₅
〜Ｑ₈）であり、第１乃至第４温度補償用素子が、それぞれ、第１乃至第
４半導体素子（Ｑ₅〜Ｑ₈）と実質的に等しい温度対電
圧特性を有しゲートドレイン間が短絡された電界効果ト
ランジスタ（Ｑ₄₁〜Ｑ₄₄）であり、第１及び第２温度特性補償手段が、第１乃至第４温度補
償用素子を順バイアスする第１定電流源（Ｑ₃₃〜Ｑ₃₆）
と、第１乃至第４温度補償用素子のゲートを駆動する第
２定電流源（Ｑ₂₉〜Ｑ₃₂）と、を有することを特徴とす
るＡＢ級プッシュプル駆動回路。
【請求項１６】請求項１乃至１５記載のＡＢ級プッシ
ュプル駆動回路を駆動する方法において、差動入力電圧（Ｖ_i）を、第１半導体素子（Ｑ₁、
Ｑ₅）の制御電極と第２半導体素子（Ｑ₂、Ｑ₆）の制
御電極の間に直接印加すると共に、第３半導体素子（Ｑ
₃、Ｑ₇）の制御電極と第４半導体素子（Ｑ₄、Ｑ₈）
の制御電極の間に第１及び第２定電圧回路（１、２）を
介して印加することを特徴とする方法。
【請求項１７】請求項１乃至１５記載のＡＢ級プッシ
ュプル駆動回路を駆動する方法において、差動入力電圧（Ｖ_i）を、第３半導体素子（Ｑ₃、
Ｑ₇）の制御電極と第４半導体素子（Ｑ₄、Ｑ₈）の制
御電極の間に直接印加すると共に、第１半導体素子（Ｑ
₁、Ｑ₅）の制御電極と第２半導体素子（Ｑ₂、Ｑ₆）
の制御電極の間に第１又は第２定電圧回路（１、２）を
介して印加することを特徴とする方法。
【請求項１８】請求項１乃至１５記載のＡＢ級プッシ
ュプル駆動回路を駆動する方法において、差動入力電圧（Ｖ_i）を、第１及び第２定電圧回路
（１、２）の一部を介して第１半導体素子（Ｑ₁、
Ｑ₅）の制御電極と第２半導体素子（Ｑ₂、Ｑ₆）の制
御電極の間に印加すると共に、第１及び第２定電圧回路
（１、２）の他の一部を介して第３半導体素子（Ｑ₃、
Ｑ₇）の制御電極と第４半導体素子（Ｑ₄、Ｑ₈）の制
御電極の間に印加することを特徴とする方法。
【請求項１９】請求項１乃至１５記載のＡＢ級プッシ
ュプル駆動回路と、差動入力電圧（Ｖ_i）の印加に応じて差動電流を発生さ
せ第１及び第２定電圧回路（１、２）に供給する差動入
力回路（７）と、を備え、第１及び第２定電圧回路（１、２）が、差動電流の供給
に応じて上記定電圧保持動作を実行することを特徴とす
るＡＢ級電子回路。
【請求項２０】請求項１乃至１５記載のＡＢ級プッシ
ュプル駆動回路と、定電流によって駆動され差動入力電圧（Ｖ_i）の入力に
応じて第１差動電流を出力する第１差動入力回路
（Ｑ₆₅、Ｑ₆₆）と、上記定電流によって駆動され上記差動入力電圧（Ｖ_i）
の入力に応じて第２差動電流を出力する第２差動入力回
路（Ｑ₆₇、Ｑ₆₈）と、を備え、第１定電圧回路（１）が、第１及び第２差動電流の供給
を直接又は間接に受けて上記定電圧保持動作を実行し、第２定電圧回路（２）が、正負の電源電圧の中間値を基
準として上記定電圧保持動作を実行することを特徴とす
るＡＢ級電子回路。