JPH0888357A - Lateral igbt - Google Patents
Lateral igbtInfo
- Publication number
- JPH0888357A JPH0888357A JP22143894A JP22143894A JPH0888357A JP H0888357 A JPH0888357 A JP H0888357A JP 22143894 A JP22143894 A JP 22143894A JP 22143894 A JP22143894 A JP 22143894A JP H0888357 A JPH0888357 A JP H0888357A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- conductive type
- active layer
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、横型ＩＧＢＴに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lateral IGBT.
【０００２】[0002]
【従来の技術】絶縁ゲート型の高耐圧半導素子の一つと
して、ＩＧＢＴ（Insulated Gate Bipolar Transistor
）がある。ＩＧＢＴは、パワーＭＯＳＦＥＴの高速ス
イッチング特性とバイポーラトランジスタの高出力特性
とを兼ね備えた新しい高耐圧半導体素子であり、近年、
インバータやスイッチング電源等のパワーエレクトロニ
クスの分野で多く利用されている。2. Description of the Related Art An IGBT (Insulated Gate Bipolar Transistor) is one of the insulated gate high withstand voltage semiconductor elements.
). The IGBT is a new high breakdown voltage semiconductor device having both the high speed switching characteristics of a power MOSFET and the high output characteristics of a bipolar transistor.
It is widely used in the field of power electronics such as inverters and switching power supplies.
【０００３】図２７は、従来の横型ＩＧＢＴの素子構造
を示す断面図である。図中、７１はシリコン基板を示し
ており、このシリコン基板７１上には、シリコン酸化膜
７２を介して、低濃度（高抵抗）のｎ型シリコン層（活
性層）７３が設けられている。FIG. 27 is a sectional view showing the element structure of a conventional lateral IGBT. In the figure, reference numeral 71 denotes a silicon substrate, and a low concentration (high resistance) n-type silicon layer (active layer) 73 is provided on the silicon substrate 71 via a silicon oxide film 72.
【０００４】このｎ型シリコン活性層７３の表面には、
ｐ型ベース層８１が選択的に形成されており、このｐ型
ベース層８１の表面にはｎ型ソース層８０が選択的に形
成されている。On the surface of the n-type silicon active layer 73,
The p-type base layer 81 is selectively formed, and the n-type source layer 80 is selectively formed on the surface of the p-type base layer 81.
【０００５】このｎ型ソース層８０とｎ型シリコン活性
層７３とで挟まれたｐ型ベース層８１上には、ゲート絶
縁膜（不図示）を介して、ゲート電極７８が配設されて
いる。また、ソース電極７９はｎ型ソース層８０および
ｐ型ベース層８１にコンタクトするように配設されてい
る。On the p-type base layer 81 sandwiched between the n-type source layer 80 and the n-type silicon active layer 73, a gate electrode 78 is provided via a gate insulating film (not shown). . The source electrode 79 is arranged so as to contact the n-type source layer 80 and the p-type base layer 81.
【０００６】ｐ型ベース層８１から所定距離離れたｎ型
シリコン活性層７３の表面には、ｎ型バッファ層７４が
選択的に形成されており、このｎ型バッファ層７４の表
面には、ドレイン電極７６が設けられた高濃度（低抵
抗）のｐ型ドレイン層７５が選択的に形成されている。An n-type buffer layer 74 is selectively formed on the surface of the n-type silicon active layer 73 which is separated from the p-type base layer 81 by a predetermined distance, and the drain is formed on the surface of the n-type buffer layer 74. A high-concentration (low-resistance) p-type drain layer 75 provided with an electrode 76 is selectively formed.
【０００７】このように構成された横型ＩＧＢＴの動作
は以下の通りである。すなわち、ターンオン時には、ソ
ース電極７９に対して、正の電圧をゲート電極７８に印
加する。The operation of the lateral IGBT constructed as described above is as follows. That is, at the time of turn-on, a positive voltage is applied to the gate electrode 78 with respect to the source electrode 79.
【０００８】これにより、ゲート電極７８の下部のｐ型
ベース層８１表面のチャネル領域が導通状態となり、ｎ
型ソース層８０からｎ型シリコン活性層７３に電子が注
入されるとともに、ｐ型ドレイン層７５から正孔がｎ型
シリコン活性層７３に注入されるようになる。As a result, the channel region on the surface of the p-type base layer 81 below the gate electrode 78 becomes conductive, and n
Electrons are injected into the n-type silicon active layer 73 from the type source layer 80, and holes are injected into the n-type silicon active layer 73 from the p-type drain layer 75.
【０００９】この結果、ｎ型シリコン活性層７３は導電
変調を起こして低抵抗になり、ドレイン・ソース間に主
電流が流れるようになる。一方、ターンオフ時には、ソ
ース電極７９に対して、負の電圧をゲート電極７８に印
加する。As a result, the n-type silicon active layer 73 undergoes conductivity modulation to have a low resistance, and a main current flows between the drain and source. On the other hand, when turned off, a negative voltage is applied to the gate electrode 78 with respect to the source electrode 79.
【００１０】これにより、ゲート電極７８の下部のｐ型
ベース層８１の表面のチャネル領域が非導通状態とな
り、ｎ型ソース層８０からｎ型シリコン活性層７３に電
子が注入されなくり、ｎ型シリコン活性層７３は導電変
調を起こさなくなり、やがてドレイン・ソース間に主電
流が流れなくなる。As a result, the channel region on the surface of the p-type base layer 81 below the gate electrode 78 becomes non-conductive, electrons are not injected from the n-type source layer 80 to the n-type silicon active layer 73, and the n-type is formed. The silicon active layer 73 does not cause conductivity modulation, and eventually the main current stops flowing between the drain and source.
【００１１】しかしながら、この種の横型ＩＧＢＴには
以下のような問題があった。すなわち、ターンオン時、
ｐ型ベース層８１表面のチャネル領域で生じる電圧降下
により、オン電圧が高くなるという問題があった。However, this type of lateral IGBT has the following problems. That is, at turn-on,
There is a problem that the on-voltage becomes high due to the voltage drop generated in the channel region on the surface of the p-type base layer 81.
【００１２】[0012]
【発明が解決しようとする課題】上述の如く、従来の横
型ＩＧＢＴでは、チャネル領域での電圧降下により、オ
ン電圧が高くなるという問題があった。本発明は、上記
事情を考慮してなされたもので、その目的とするところ
は、オン電圧の低い横型ＩＧＢＴを提供することにあ
る。As described above, the conventional lateral IGBT has a problem that the ON voltage becomes high due to the voltage drop in the channel region. The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a lateral IGBT having a low on-voltage.
【００１３】[0013]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る横型ＩＧＢＴ（請求項１）は、絶縁
膜上に形成された低濃度の第１導電型活性層と、この第
１導電型活性層の表面に選択的に形成された第２導電型
ベース層と、この第２導電型ベース層の表面に選択的に
形成された第１導電型ソース層と、この第１導電型ソー
ス層と前記第１導電型活性層との間の前記第２導電型ベ
ース層上にゲート絶縁膜を介して配設されたゲート電極
と、前記第１導電型活性層の表面に選択的に形成された
第２導電型ドレイン層と、この第２導電型ドレイン層と
前記第２導電型ベース層との間の前記第１導電型活性層
に形成された溝と、この溝下の前記第１導電型活性層に
形成された高濃度の第１導電型バイパス層とを備えたこ
とを特徴とする。In order to achieve the above object, a lateral IGBT according to the present invention (claim 1) comprises a low-concentration first-conductivity-type active layer formed on an insulating film. A second conductive type base layer selectively formed on the surface of the first conductive type active layer; a first conductive type source layer selectively formed on the surface of the second conductive type active layer; A gate electrode disposed on the second conductive type base layer between the conductive type source layer and the first conductive type active layer via a gate insulating film, and selected on the surface of the first conductive type active layer. Formed on the first conductivity type active layer between the second conductivity type drain layer and the second conductivity type base layer, and a second conductivity type drain layer formed under the groove. And a high-concentration first-conductivity-type bypass layer formed on the first-conductivity-type active layer.
【００１４】本発明に係る他の横型ＩＧＢＴ（請求項
２）は、絶縁膜上に形成された低濃度の第１導電型活性
層と、この第１導電型活性層の表面に選択的に形成され
た第２導電型ベース層と、この第２導電型ベース層の表
面に選択的に形成された第１導電型ソース層と、前記第
２導電型ベース層の領域に形成され、かつ前記第１導電
型ソース層に接するように櫛歯状のソース電極と、前記
第１導電型ソース層と前記第１導電型活性層との間の前
記第２導電型ベース層上にゲート絶縁膜を介して設けら
れ、かつ前記櫛歯状のソース電極と噛み合うように櫛歯
状に形成されたゲート電極と、前記第１導電型活性層の
表面に選択的に形成された第２導電型ドレイン層とを備
えたことを特徴とする。Another lateral IGBT according to the present invention (claim 2) is a low-concentration first conductivity type active layer formed on an insulating film, and is selectively formed on the surface of the first conductivity type active layer. A second conductive type base layer, a first conductive type source layer selectively formed on a surface of the second conductive type base layer, and a second conductive type base layer formed in a region of the second conductive type base layer. A comb-shaped source electrode in contact with the first conductivity type source layer, and a gate insulating film on the second conductivity type base layer between the first conductivity type source layer and the first conductivity type active layer. And a gate electrode formed in a comb shape so as to mesh with the comb-shaped source electrode, and a second conductivity type drain layer selectively formed on the surface of the first conductivity type active layer. It is characterized by having.
【００１５】[0015]
【作用】本発明（請求項１）によれば、第１導電型活性
層に形成された溝により、ソース電極に流れ込む第２導
電型ドレイン層と同極性の第１種のキャリア電流を低減
できる。According to the present invention (claim 1), the first type carrier current having the same polarity as the second conductivity type drain layer flowing into the source electrode can be reduced by the groove formed in the first conductivity type active layer. .
【００１６】一方、第２導電型ドレイン層と逆極性の第
２種のキャリア電流も、上記溝の影響を受けるが、第２
種のキャリア電流は、溝下の高濃度（低抵抗）の第１導
電型バイパス層を通って素子内を流れることができるの
で、上記溝による第２種のキャリア電流の減少は低く抑
えられる。On the other hand, a second type carrier current having a polarity opposite to that of the second conductivity type drain layer is also affected by the groove.
Since the seed carrier current can flow in the device through the high-concentration (low resistance) first-conductivity-type bypass layer below the groove, the decrease in the second-type carrier current due to the groove can be suppressed to a low level.
【００１７】したがって、全電流に占める第２種のキャ
リア電流の割合が高くなり、ソース側の第２種のキャリ
ア電流の蓄積が増えるので、素子のオン電圧は低下す
る。また、本発明（請求項２）によれば、ゲート電極お
よびソース電極の形状が互いに噛み合うように櫛歯状に
形成されているので、ゲート電極およびソース電極をス
トライプ状に形成した場合に比べて、第２導電型ベース
層表面の単位面積当りのチャネル領域の面積が大きくな
るので、オン電圧が低くなる。Therefore, the proportion of the second type carrier current in the total current increases, and the accumulation of the second type carrier current on the source side increases, so that the on-voltage of the element decreases. Further, according to the present invention (Claim 2), since the gate electrode and the source electrode are formed in a comb shape so as to mesh with each other, compared to the case where the gate electrode and the source electrode are formed in a stripe shape. Since the area of the channel region per unit area of the surface of the second conductivity type base layer increases, the on-voltage decreases.
【００１８】[0018]
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図である。Embodiments will be described below with reference to the drawings. FIG. 1 is a lateral IGBT according to a first embodiment of the present invention.
3 is a cross-sectional view showing the element structure of FIG.
【００１９】図中、１はシリコン基板を示しており、こ
のシリコン基板１上には、ＳＯＩ絶縁膜としてのシリコ
ン酸化膜２を介して、ＳＯＩ半導体層としての低濃度
（高抵抗）のｎ型シリコン活性層３が設けられている。
すなわち、シリコン酸化膜２とｎ型シリコン活性層３と
により、ＳＯＩ基板が形成されている。In the figure, reference numeral 1 denotes a silicon substrate, on which a low concentration (high resistance) n-type as an SOI semiconductor layer is provided via a silicon oxide film 2 as an SOI insulating film. A silicon active layer 3 is provided.
That is, the silicon oxide film 2 and the n-type silicon active layer 3 form an SOI substrate.
【００２０】ここで、シリコン酸化膜２の厚さは、１〜
５μｍ程度が好ましい。また、ｎ型シリコン活性層３の
厚さは、２０μｍ以下が好ましく、より好ましくは１０
μｍ以下である。ｎ型シリコン活性層３の不純物濃度
は、１．０×１０10〜３．０×１０12ｃｍ-2が好まし
く、より好ましくは０．５〜１．８×１０12ｃｍ-2であ
る。Here, the thickness of the silicon oxide film 2 is from 1 to
It is preferably about 5 μm. The thickness of the n-type silicon active layer 3 is preferably 20 μm or less, more preferably 10 μm or less.
μm or less. The impurity concentration of the n-type silicon active layer 3 is preferably 1.0 × 10 10 to 3.0 × 10 12 cm −2 , more preferably 0.5 to 1.8 × 10 12 cm −2 .
【００２１】また、ｎ型シリコン活性層３の表面にはｐ
型ベース層１１が選択的に形成されており、このｐ型ベ
ース層１１の表面にはｎ型ソース層１０が選択的に形成
されている。Further, p is formed on the surface of the n-type silicon active layer 3.
The type base layer 11 is selectively formed, and the n-type source layer 10 is selectively formed on the surface of the p-type base layer 11.
【００２２】このｎ型ソース層１０とｎ型シリコン活性
層３とで挟まれたｐ型ベース層１１上には、厚さ６０ｎ
ｍ程度のゲート絶縁膜（不図示）を介して、ゲート電極
８が配設されている。また、ソース電極９がｎ型ソース
層１０およびｐ型ベース層１１にコンタクトするように
配設されている。A thickness of 60 n is formed on the p-type base layer 11 sandwiched between the n-type source layer 10 and the n-type silicon active layer 3.
A gate electrode 8 is provided via a gate insulating film (not shown) of about m. Further, the source electrode 9 is arranged so as to contact the n-type source layer 10 and the p-type base layer 11.
【００２３】ｐ型ベース層１１から所定距離離れたｎ型
シリコン活性層３の表面には、ｎ型バッファ層４が選択
的に形成されており、このｎ型バッファ層４の表面に
は、ドレイン電極６が設けられた高濃度（低抵抗）のｐ
型ドレイン層５が選択的に形成されている。An n-type buffer layer 4 is selectively formed on the surface of the n-type silicon active layer 3 which is separated from the p-type base layer 11 by a predetermined distance, and the drain is formed on the surface of the n-type buffer layer 4. High concentration (low resistance) p provided with electrode 6
The type drain layer 5 is selectively formed.
【００２４】また、ｎ型バッファ層４とｐ型ベース層１
１との間のｎ型シリコン層には表面からトレンチ溝７が
形成されており、このトレンチ溝７の下のｎ型シリコン
活性層３には高濃度（低抵抗）のｎ型バイパス層１２が
形成されている。このｎ型バイパス層１２はシリコン酸
化膜２に接している。Further, the n-type buffer layer 4 and the p-type base layer 1
A trench groove 7 is formed from the surface in the n-type silicon layer between the n-type silicon layer 1 and the n-type silicon active layer 3 under the trench groove 7. Has been formed. The n-type bypass layer 12 is in contact with the silicon oxide film 2.
【００２５】本実施例によれば、ｎ型シリコン活性層２
に形成されたトレンチ溝７により、ソース電極９に流れ
込む正孔電流を低減できる。一方、電子電流も、トレン
チ溝７の影響を受けるが、電子電流は、トレンチ溝７下
の低抵抗のｎ型バイパス層１２を通って素子内を流れる
ことができるので、トレンチ溝７による電子電流の減少
は低く抑えられる。According to this embodiment, the n-type silicon active layer 2
The hole current flowing into the source electrode 9 can be reduced by the trench groove 7 formed in. On the other hand, the electron current is also affected by the trench groove 7, but since the electron current can flow in the element through the low-resistance n-type bypass layer 12 under the trench groove 7, the electron current due to the trench groove 7 is generated. The decrease of is kept low.
【００２６】したがって、全電流に占める電子電流の割
合が高くなり、ソース側の電子電流の蓄積が増えるの
で、素子のオン電圧は低下する。図２は、トレンチ溝７
のパターン（トレンチ溝パターン）を示す平面図で、短
冊状のトレンチ溝パターンが示されている。このような
トレンチ溝パターンを用いれば、逆バイアス印加時の空
乏層の広がりを妨げることがなくなるので、高耐圧の横
型ＩＧＢＴを実現できるようになる。また、このような
トレンチ溝パターンを用いれば、トレンチ溝７がｎ型バ
イパス層１２に達する場合でも、高耐圧の横型ＩＧＢＴ
の実現が可能となる。Therefore, the ratio of the electron current to the total current increases, and the accumulation of the electron current on the source side increases, so that the on-voltage of the element decreases. 2 shows the trench groove 7
In a plan view showing the pattern (trench groove pattern), a strip-shaped trench groove pattern is shown. By using such a trench groove pattern, it is possible to realize a lateral IGBT having a high breakdown voltage because it does not prevent the depletion layer from spreading when a reverse bias is applied. Further, by using such a trench groove pattern, even when the trench groove 7 reaches the n-type bypass layer 12, a high withstand voltage lateral IGBT is obtained.
Can be realized.
【００２７】図３は、他のトレンチ溝パターンを示す平
面図である。これは複数の四角形のトレンチ溝７を形成
し、かつトレンチ溝７の中にｎ型シリコン活性層３が残
るように形成している。このようなトレンチ溝パターン
を用いることにより、ソース電極９に流れるホール電流
をより効果的に減少でき、オン電圧をより低くできるよ
うになる。FIG. 3 is a plan view showing another trench groove pattern. This forms a plurality of rectangular trench grooves 7, and the n-type silicon active layer 3 remains in the trench grooves 7. By using such a trench groove pattern, the hole current flowing through the source electrode 9 can be more effectively reduced, and the ON voltage can be lowered.
【００２８】図４は、さらに別のトレンチ溝パターンを
示す平面図である。これはｎ型シリコン活性層３の全面
に四角形のトレンチ溝７を形成した例である。このトレ
ンチ溝パターンはこれまでのトレンチ溝パターンの中で
最もホール電流を減少させる効果がある。ただし、この
場合、高耐圧を得るために、トレンチ溝７とｎ型バイパ
ス層１２との間のｎ型シリコン活性層３を厚くする必要
がある。FIG. 4 is a plan view showing still another trench groove pattern. This is an example in which a rectangular trench groove 7 is formed on the entire surface of the n-type silicon active layer 3. This trench groove pattern is most effective in reducing the hole current among the trench groove patterns so far. However, in this case, in order to obtain a high breakdown voltage, it is necessary to thicken the n-type silicon active layer 3 between the trench groove 7 and the n-type bypass layer 12.
【００２９】図５は、本発明の第２の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。本実施例の横
型ＩＧＢＴが第１の実施例のそれと異なる点は、ｎ型バ
イパス層１２の大きさを小さくしたことにある。すなわ
ち、トレンチ溝７の下部の領域だけにｎ型バイパス層１
２を形成し、ｐ型ベース層１１の下部の領域までは延び
ていない。本実施例でも、必要な領域（トレンチ溝７の
下部）には、ｎ型バイパス層１２が形成されているの
で、先の実施例と同様な効果が得られる。FIG. 5 is a sectional view showing the element structure of a lateral IGBT according to the second embodiment of the present invention. The lateral IGBT of this embodiment is different from that of the first embodiment in that the size of the n-type bypass layer 12 is reduced. That is, the n-type bypass layer 1 is formed only in the region below the trench groove 7.
2 is formed and does not extend to the region below the p-type base layer 11. Also in this embodiment, since the n-type bypass layer 12 is formed in the necessary region (lower part of the trench groove 7), the same effect as that of the previous embodiment can be obtained.
【００３０】図６は、本発明の第３の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。本実施例の横
型ＩＧＢＴが第２の実施例のそれと異なる点は、トレン
チ溝７がｎ型バイパス層１２に達していることにある。
本実施例でも、第２の実施例と同様な効果が得られる。FIG. 6 is a sectional view showing the element structure of a lateral IGBT according to the third embodiment of the present invention. The lateral IGBT of this embodiment is different from that of the second embodiment in that the trench groove 7 reaches the n-type bypass layer 12.
Also in this embodiment, the same effect as in the second embodiment can be obtained.
【００３１】さらに、本実施例の場合、トレンチ溝７を
形成した後、ｎ型不純物をイオン注入することにより、
ｎ型バイパス層１２を形成できるので、張り合わせ法で
ＳＯＩ基板を形成する場合に、表面からのトレンチ溝７
の形成と裏面からのｎ型バイパス層１２との位置合わせ
が不要になるので、プロセスの簡略化が図れるようにな
る。Further, in the case of this embodiment, after the trench groove 7 is formed, the n-type impurity is ion-implanted,
Since the n-type bypass layer 12 can be formed, when the SOI substrate is formed by the bonding method, the trench groove 7 from the surface is formed.
Since it is not necessary to form and align with the n-type bypass layer 12 from the back surface, the process can be simplified.
【００３２】図７は、本発明の第４の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。本実施例の横
型ＩＧＢＴが第３の実施例のそれと異なる点は、ｎ型バ
イパス層１２がシリコン酸化膜２から離れていることに
ある。本実施例でも、第３の実施例と同様な効果が得ら
れる。FIG. 7 is a sectional view showing the element structure of the lateral IGBT according to the fourth embodiment of the present invention. The lateral IGBT of this embodiment is different from that of the third embodiment in that the n-type bypass layer 12 is separated from the silicon oxide film 2. Also in this embodiment, the same effect as that of the third embodiment can be obtained.
【００３３】図８は、本発明の第５の実施例に係る横型
ＩＧＢＴの素子構造を示す断面図である。本実施例の横
型ＩＧＢＴが第４の実施例のそれと異なる点は、ｎ型バ
イパス層１２がトレンチ溝７の底部だけではなく、トレ
ンチ溝７の側部にも形成され、トレンチ溝７の回り全て
にｎ型バイパス層１２が形成されていることにある。本
実施例によれば、電子がチャネル領域に達するまでの抵
抗をより効果的に減少させることが可能となる。FIG. 8 is a sectional view showing the element structure of a lateral IGBT according to the fifth embodiment of the present invention. The lateral IGBT of the present embodiment is different from that of the fourth embodiment in that the n-type bypass layer 12 is formed not only on the bottom of the trench groove 7 but also on the side of the trench groove 7, and the entire circumference of the trench groove 7 is surrounded. The n-type bypass layer 12 is formed in the. According to this embodiment, it is possible to more effectively reduce the resistance until the electrons reach the channel region.
【００３４】第２〜第５の実施例において、トレンチ溝
７のパターンとして、図２〜図４に示したトレンチ溝パ
ターンのどれを用いても良い。図９は、本発明の第６の
実施例に係る横型ＩＧＢＴの素子構造を示す断面図であ
る。In the second to fifth embodiments, as the pattern of the trench groove 7, any of the trench groove patterns shown in FIGS. 2 to 4 may be used. FIG. 9 is a sectional view showing the element structure of a lateral IGBT according to the sixth embodiment of the present invention.
【００３５】本実施例の横型ＩＧＢＴが第１の実施例の
それと異なる点は、トレンチゲートを用いたことにあ
る。すなわち、シリコン酸化膜２に達するトレンチ溝を
形成し、このトレンチ溝の側壁にゲート絶縁膜１４を形
成した後、トレンチ溝の内部をゲート電極１３で埋め込
む。The lateral IGBT of this embodiment differs from that of the first embodiment in that a trench gate is used. That is, after forming a trench groove reaching the silicon oxide film 2 and forming a gate insulating film 14 on the side wall of this trench groove, the inside of the trench groove is filled with a gate electrode 13.
【００３６】このとき、ｎ型ソース層１０よりもドレイ
ン側のｐ型ベース層１１の表面に、高濃度のｐ型拡散層
１５を形成する。これにより、ホール電流はｎ型ソース
層１０の下を通らずに直接ソース電極９に流れ込むの
で、寄生サイリスタのラッチアップの発生を防止できる
ようになる。At this time, a high-concentration p-type diffusion layer 15 is formed on the surface of the p-type base layer 11 on the drain side of the n-type source layer 10. As a result, the hole current directly flows into the source electrode 9 without passing under the n-type source layer 10, so that the latch-up of the parasitic thyristor can be prevented.
【００３７】図１０〜図１２は、本実施例の横型ＩＧＢ
Ｔにおけるトレンチ溝パターンの具体的なパターンを示
す平面図である。図１０〜図１２は、それぞれ、図２〜
図４に対応したものであり、それぞれ、図２〜図４のト
レンチ溝パターンを用いた場合と同様な効果が得られ
る。10 to 12 show the lateral IGB of this embodiment.
It is a top view which shows the concrete pattern of the trench groove pattern in T. 10 to 12 are respectively shown in FIGS.
This corresponds to FIG. 4, and the same effects as those obtained when using the trench groove patterns of FIGS. 2 to 4 are obtained.
【００３８】図１３は、本発明の第７の実施例に係る横
型ＩＧＢＴの素子構造を示す断面図である。本実施例の
横型ＩＧＢＴが第６の実施例のそれと異なる点は、ｎ型
バイパス層１２の大きさを小さくしたことにある。すな
わち、トレンチ溝７の下部の領域だけにｎ型バイパス層
１２を形成し、ｐ型ベース層１１の下部の領域までは延
びていない。本実施例でも、必要な領域（トレンチ溝７
の下部）には、ｎ型バイパス層１２が形成されているの
で、第６の実施例と同様な効果が得られる。FIG. 13 is a sectional view showing the element structure of a lateral IGBT according to the seventh embodiment of the present invention. The lateral IGBT of this embodiment is different from that of the sixth embodiment in that the size of the n-type bypass layer 12 is reduced. That is, the n-type bypass layer 12 is formed only in the region below the trench groove 7, and does not extend to the region below the p-type base layer 11. Also in this embodiment, the required area (trench groove 7
Since the n-type bypass layer 12 is formed in the lower part), the same effect as the sixth embodiment can be obtained.
【００３９】図１４は、本発明の第８の実施例に係る横
型ＩＧＢＴの素子構造を示す断面図である。本実施例の
横型ＩＧＢＴが第７の実施例のそれと異なる点は、トレ
ンチ溝７がｎ型バイパス層１２に達していることにあ
る。本実施例でも、第７の実施例と同様な効果が得られ
る。FIG. 14 is a sectional view showing the element structure of a lateral IGBT according to the eighth embodiment of the present invention. The lateral IGBT of this embodiment is different from that of the seventh embodiment in that the trench groove 7 reaches the n-type bypass layer 12. Also in this embodiment, the same effect as that of the seventh embodiment can be obtained.
【００４０】さらに、本実施例の場合、第３の実施例の
横型ＩＧＢＴの場合と同様に、トレンチ溝７とｎ型バイ
パス層１２との位置合わせが不要になるので、プロセス
の簡略化が図れるようになる。Further, in the case of this embodiment, similarly to the case of the lateral IGBT of the third embodiment, the alignment between the trench groove 7 and the n-type bypass layer 12 becomes unnecessary, so that the process can be simplified. Like
【００４１】図１５は、本発明の第９の実施例に係る横
型ＩＧＢＴの素子構造を示す断面図である。本実施例の
横型ＩＧＢＴが第８の実施例のそれと異なる点は、ｎ型
バイパス層１２がシリコン酸化膜２から離れていること
にある。本実施例でも、第８の実施例と同様な効果が得
られる。FIG. 15 is a sectional view showing the element structure of a lateral IGBT according to the ninth embodiment of the present invention. The lateral IGBT of this embodiment is different from that of the eighth embodiment in that the n-type bypass layer 12 is separated from the silicon oxide film 2. Also in this embodiment, the same effect as that of the eighth embodiment can be obtained.
【００４２】図１６は、本発明の第１０の実施例に係る
横型ＩＧＢＴの平面図であり、図１７は、図１６の横型
ＩＧＢＴのＡ−Ａ´断面図である。図中、２１はシリコ
ン基板を示しており、このシリコン基板２１上には、Ｓ
ＯＩ絶縁膜としてのシリコン酸化膜２２を介して、ＳＯ
Ｉ半導体層としての低濃度（高抵抗）のｎ型シリコン活
性層２３が設けられている。FIG. 16 is a plan view of a lateral IGBT according to the tenth embodiment of the present invention, and FIG. 17 is a sectional view taken along the line AA 'of the lateral IGBT of FIG. In the figure, reference numeral 21 indicates a silicon substrate, and on the silicon substrate 21, S
SO through the silicon oxide film 22 as an OI insulating film
A low concentration (high resistance) n-type silicon active layer 23 is provided as an I semiconductor layer.
【００４３】ここで、シリコン酸化膜２の厚さは、１〜
５μｍ程度が好ましい。また、ｎ型シリコン活性層２３
の厚さは、２０μｍ以下が好ましく、より好ましくは１
０μｍ以下である。ｎ型シリコン活性層２３の不純物濃
度は、１．０×１０10〜２．０×１０12ｃｍ-2が好まし
く、より好ましくは０．５〜１．８×１０12ｃｍ-2であ
る。Here, the thickness of the silicon oxide film 2 is from 1 to
It is preferably about 5 μm. In addition, the n-type silicon active layer 23
The thickness of is preferably 20 μm or less, more preferably 1
It is 0 μm or less. The impurity concentration of the n-type silicon active layer 23 is preferably 1.0 × 10 10 to 2.0 × 10 12 cm −2 , more preferably 0.5 to 1.8 × 10 12 cm −2 .
【００４４】このｎ型シリコン活性層２３の表面にはｐ
型ベース層３０が選択的に形成されており、このｐ型ベ
ース層３０の表面にはｎ型ソース層２９が選択的に形成
されている。On the surface of the n-type silicon active layer 23, p
The type base layer 30 is selectively formed, and the n type source layer 29 is selectively formed on the surface of the p type base layer 30.
【００４５】ここで、ｐ型ベース層３０は、例えば、ボ
ロンのイオン注入により形成するが、拡散時間や、ドー
ズ量を調整することにより、横方向のボロンの拡散を抑
え、浅く形成する。また、ｎ型ソース層２９は、横方向
の拡散が起こり難い元素のイオン注入、例えば、砒素の
イオン注入により、形成する。Here, the p-type base layer 30 is formed, for example, by ion implantation of boron, but by adjusting the diffusion time and the dose amount, the diffusion of boron in the lateral direction is suppressed and formed shallow. Further, the n-type source layer 29 is formed by ion implantation of an element in which lateral diffusion hardly occurs, for example, arsenic ion implantation.
【００４６】この結果、ｎ型シリコン活性層２３とｎ型
ソース層２９との間のｐ型ベース層３０の距離、つま
り、チャネル長が、通常の場合（３μｍ程度）よりも短
いチャネル領域が形成される。As a result, a channel region is formed in which the distance between the n-type silicon active layer 23 and the n-type source layer 29 of the p-type base layer 30, that is, the channel length is shorter than usual (about 3 μm). To be done.
【００４７】上記チャネル領域のｐ型ベース層３０上に
は、厚さ６０ｎｍ程度のゲート絶縁膜（不図示）を介し
て、櫛歯状のゲート電極２７が配設されている。また、
ｎ型ソース層２９の表面からｐ型ベース層３０の途中ま
で達するようにソース電極２８が埋込み形成され、かつ
このソース電極２８は櫛歯状のゲート電極２７と噛み合
うように配列形成されている。On the p-type base layer 30 in the channel region, a comb-teeth-shaped gate electrode 27 is provided via a gate insulating film (not shown) having a thickness of about 60 nm. Also,
A source electrode 28 is embedded so as to reach from the surface of the n-type source layer 29 to the middle of the p-type base layer 30, and the source electrodes 28 are arranged so as to mesh with the comb-teeth-shaped gate electrode 27.
【００４８】ｐ型ベース層３０から所定距離離れたｎ型
シリコン活性層２３の表面には、ｎ型バッファ層２４が
選択的に形成されており、このｎ型バッファ層２４の表
面には、ドレイン電極２６が設けられた高濃度（低抵
抗）のｐ型ドレイン層２５が選択的に形成されている。An n-type buffer layer 24 is selectively formed on the surface of the n-type silicon active layer 23 separated from the p-type base layer 30 by a predetermined distance, and the drain is formed on the surface of the n-type buffer layer 24. A high concentration (low resistance) p-type drain layer 25 provided with an electrode 26 is selectively formed.
【００４９】本実施例によれば、ゲート電極２７および
ソース電極２８の形状が互いに噛み合うように櫛歯状に
形成されているので、ゲート電極およびソース電極をス
トライプ状に形成した場合に比べて、ｐ型ベース層の表
面の単位面積当りのチャネル領域の面積が大きくなるの
で、オン電圧を低くすることができるようになる。According to this embodiment, since the gate electrode 27 and the source electrode 28 are formed in a comb-teeth shape so as to mesh with each other, compared to the case where the gate electrode and the source electrode are formed in a stripe shape. Since the area of the channel region per unit area of the surface of the p-type base layer becomes large, the on-voltage can be lowered.
【００５０】また、本実施例によれば、チャネル長が短
いので、チャネル領域での電圧降下が小さくなり、ＩＧ
ＢＴの電流密度が高くなる。一般に、チャネル長が短く
なれば、電圧降下は小さくなり、電流密度は高くなる
が、本発明者の研究によれば、横型ＩＧＢＴの場合、そ
の電流密度の増加は通常予想される以上に大きいことが
分かった。Further, according to this embodiment, since the channel length is short, the voltage drop in the channel region is small, and the IG
The current density of BT becomes high. Generally, the shorter the channel length, the smaller the voltage drop and the higher the current density. However, according to the research by the present inventor, in the case of the lateral IGBT, the increase in the current density is larger than normally expected. I understood.
【００５１】図１８は、そことを表しているＩＧＢＴの
電流・電圧特性のチャネル長依存性を示す特性図であ
る。図中、ａは従来の通常のチャネル長の場合のＩＧＢ
Ｔの電流・電圧特性を示しており、ｂは通常のチャネル
長よりも３３％短いＩＧＢＴの電流・電圧特性を示して
おり、そして、ｃは通常のチャネル長よりも４７％短い
ＩＧＢＴの電流・電圧特性を示している。FIG. 18 is a characteristic diagram showing the channel length dependence of the current / voltage characteristics of the IGBT representing the above. In the figure, a is the IGB in the case of the conventional normal channel length.
The current-voltage characteristics of T are shown, b shows the current-voltage characteristics of the IGBT that is 33% shorter than the normal channel length, and c shows the current-voltage characteristics of the IGBT that is 47% shorter than the normal channel length. It shows the voltage characteristics.
【００５２】この図１８からチャネル長を短くすること
により、電流・電圧特性が大きく改善され、電流密度が
大幅に大きくなることが分かる。図１９、図２０は、ゲ
ート電極２７、ソース電極２８の他のパターンを示す平
面図である。It is understood from FIG. 18 that the current / voltage characteristics are greatly improved and the current density is significantly increased by shortening the channel length. 19 and 20 are plan views showing other patterns of the gate electrode 27 and the source electrode 28.
【００５３】図１９は、ゲート電極２７の櫛歯状の部分
の形状が三角形、ソース電極２８の櫛歯状の部分の形状
が台形の場合を示している。図２０は、ゲート電極２７
およびソース電極２８の櫛歯状の部分の形状がともに三
角形の場合を示している。FIG. 19 shows a case where the comb-teeth-shaped portion of the gate electrode 27 is triangular and the comb-teeth-shaped portion of the source electrode 28 is trapezoidal. FIG. 20 shows the gate electrode 27.
Also, the case where the shape of the comb-teeth portion of the source electrode 28 is both triangular is shown.
【００５４】図２１は、本発明の第１１の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１０の実施例のそれと異なる点は、
ｎ型シリコン活性層２３が薄く、ｎ型バッファ層２４、
ｐ型ベース層３０がシリコン酸化膜２２に達しているこ
とにある。本実施例でも第１０の実施例と同様の効果が
得られる。また、ゲート電極２７、ソース電極のパター
ンは、図１６、図１９、図２０のどれでも良い。FIG. 21 is a sectional view showing the element structure of the lateral IGBT according to the eleventh embodiment of the present invention. The difference between the lateral IGBT of this embodiment and that of the tenth embodiment is that
The n-type silicon active layer 23 is thin, the n-type buffer layer 24,
The p-type base layer 30 reaches the silicon oxide film 22. In this embodiment, the same effect as that of the tenth embodiment can be obtained. Further, the pattern of the gate electrode 27 and the source electrode may be any one of FIG. 16, FIG. 19 and FIG.
【００５５】図２２は、本発明の第１２の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１０の実施例のそれと異なる点は、
ソース電極２９が埋込み形成されていないことにある。
ただし、チャネル長は短く形成されているので、第１０
の実施例と同様に電流密度は高いものとなる。FIG. 22 is a sectional view showing the element structure of the lateral IGBT according to the twelfth embodiment of the present invention. The difference between the lateral IGBT of this embodiment and that of the tenth embodiment is that
This is because the source electrode 29 is not embedded.
However, since the channel length is short,
The current density is high as in the above embodiment.
【００５６】また、本実施例では、ゲート電極２７を図
示しない絶縁膜を介してｎ型シリコン活性層２３の領域
まで延ばしている。これにより、ゲート電極２７にフィ
ールドプレートの機能を持たせることができ、耐圧を改
善できる。Further, in this embodiment, the gate electrode 27 is extended to the region of the n-type silicon active layer 23 via the insulating film (not shown). As a result, the gate electrode 27 can have the function of a field plate, and the breakdown voltage can be improved.
【００５７】図２３は、本発明の第１３の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１２の実施例のそれと異なる点は、
ゲート電極２７とソース電極２８との距離を短くしたこ
とにある。これにより、ｎ型ソース層２９の横方向の長
さが短くなり、ラッチアップ電流を大きくできる。FIG. 23 is a sectional view showing the element structure of a lateral IGBT according to the thirteenth embodiment of the present invention. The difference between the lateral IGBT of this embodiment and that of the twelfth embodiment is that
This is because the distance between the gate electrode 27 and the source electrode 28 is shortened. As a result, the lateral length of the n-type source layer 29 is shortened, and the latch-up current can be increased.
【００５８】図２４は、本発明の第１４の実施例に係る
横型ＩＧＢＴの要部を示す平面図である。本実施例の横
型ＩＧＢＴが第１２の実施例のそれと異なる点は、ｎ型
ソース層２９の横方向の長さを非常に短くしたことにあ
る。この場合、ｎ型ソース層２９とソース電極２８との
コンタクトが面積が小さくなり、コンタクト不良が起こ
る恐れがあるので、図２４に示すように、ソース電極２
８とコンタクトを取るための横方向の長さが長い部分２
９を所定の間隔で設けている。FIG. 24 is a plan view showing a main part of a lateral IGBT according to the fourteenth embodiment of the present invention. The lateral IGBT of this embodiment is different from that of the twelfth embodiment in that the lateral length of the n-type source layer 29 is extremely short. In this case, the contact between the n-type source layer 29 and the source electrode 28 has a small area, which may cause contact failure. Therefore, as shown in FIG.
Long lateral part 2 for making contact with 8
9 are provided at predetermined intervals.
【００５９】図２５は、本発明の第１５の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１２の実施例のそれと異なる点は、
ｎ型シリコン活性層２３が薄く、ｎ型バッファ層２４、
ｐ型ベース層３０がシリコン酸化膜２２に達しているこ
とにある。本実施例でも第１２の実施例と同様の効果が
得られる。FIG. 25 is a sectional view showing the element structure of the lateral IGBT according to the fifteenth embodiment of the present invention. The difference between the lateral IGBT of this embodiment and that of the twelfth embodiment is that
The n-type silicon active layer 23 is thin, the n-type buffer layer 24,
The p-type base layer 30 reaches the silicon oxide film 22. Also in this embodiment, the same effect as in the twelfth embodiment can be obtained.
【００６０】図２６は、本発明の第１６の実施例に係る
横型ＩＧＢＴの素子構造を示す断面図である。本実施例
の横型ＩＧＢＴが第１３の実施例のそれと異なる点は、
ｎ型シリコン活性層２３が薄く、ｎ型バッファ層２４、
ｐ型ベース層３０がシリコン酸化膜２２に達しているこ
とにある。本実施例でも第１３の実施例と同様の効果が
得られる。FIG. 26 is a sectional view showing the element structure of a lateral IGBT according to the 16th embodiment of the present invention. The difference between the lateral IGBT of this embodiment and that of the thirteenth embodiment is that
The n-type silicon active layer 23 is thin, the n-type buffer layer 24,
The p-type base layer 30 reaches the silicon oxide film 22. In this embodiment, the same effect as that of the thirteenth embodiment can be obtained.
【００６１】なお、第１０〜第１６の実施例の横型ＩＧ
ＢＴでは、櫛歯状のソース電極を埋込み形成したが、ｎ
型ソース層、ｐ型ベース層の表面上に形成しても同様な
効果が得られる。The horizontal IG according to the tenth to sixteenth embodiments
In BT, the comb-teeth-shaped source electrode was formed by embedding, but n
Similar effects can be obtained even when formed on the surfaces of the mold source layer and the p-type base layer.
【００６２】[0062]
【発明の効果】以上詳述したように本発明（請求項１）
によれば、第１導電型活性層に形成された溝および溝下
の第１導電型バイパス層により、全電流に占める第２導
電型ドレイン層と逆極性の第２種のキャリア電流が高く
なり、ソース側の第２種のキャリア電流の蓄積が増える
ので、素子のオン電圧は低下する。As described above in detail, the present invention (Claim 1)
According to the above, the groove formed in the active layer of the first conductivity type and the first conductivity type bypass layer below the groove increase the carrier current of the second kind having the opposite polarity to the drain layer of the second conductivity type in the total current. Since the accumulation of the second type carrier current on the source side increases, the on-voltage of the element decreases.
【００６３】また、本発明（請求項１）によれば、ゲー
ト電極およびソース電極の形状が互いに噛み合うように
櫛歯状に形成されているので、ゲート電極の下部の第２
導電型ベース層の表面の単位面積当りのチャネル領域の
面積が大きくなるので、オン電圧が低くなる。Further, according to the present invention (Claim 1), since the gate electrode and the source electrode are formed in a comb shape so as to mesh with each other, the second electrode below the gate electrode is formed.
Since the area of the channel region per unit area of the surface of the conductive type base layer becomes large, the on-voltage becomes low.
【図１】本発明の第１の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図FIG. 1 is a sectional view showing an element structure of a lateral IGBT according to a first embodiment of the present invention.
【図２】トレンチ溝パターンを示す平面図FIG. 2 is a plan view showing a trench groove pattern.
【図３】他のトレンチ溝パターンを示す平面図FIG. 3 is a plan view showing another trench groove pattern.
【図４】さらに別のトレンチ溝パターンを示す平面図FIG. 4 is a plan view showing still another trench groove pattern.
【図５】本発明の第２の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図FIG. 5 is a sectional view showing an element structure of a lateral IGBT according to a second embodiment of the present invention.
【図６】本発明の第３の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図FIG. 6 is a sectional view showing an element structure of a lateral IGBT according to a third embodiment of the present invention.
【図７】本発明の第４の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図FIG. 7 is a sectional view showing an element structure of a lateral IGBT according to a fourth embodiment of the present invention.
【図８】本発明の第５の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図FIG. 8 is a sectional view showing an element structure of a lateral IGBT according to a fifth embodiment of the present invention.
【図９】本発明の第６の実施例に係る横型ＩＧＢＴの素
子構造を示す断面図FIG. 9 is a sectional view showing an element structure of a lateral IGBT according to a sixth embodiment of the present invention.
【図１０】トレンチ溝パターンを示す平面図FIG. 10 is a plan view showing a trench groove pattern.
【図１１】他のトレンチ溝パターンを示す平面図FIG. 11 is a plan view showing another trench groove pattern.
【図１２】さらに別のトレンチ溝パターンを示す平面図FIG. 12 is a plan view showing still another trench groove pattern.
【図１３】本発明の第７の実施例に係る横型ＩＧＢＴの
素子構造を示す断面図FIG. 13 is a sectional view showing an element structure of a lateral IGBT according to a seventh embodiment of the present invention.
【図１４】本発明の第８の実施例に係る横型ＩＧＢＴの
素子構造を示す断面図FIG. 14 is a sectional view showing an element structure of a lateral IGBT according to an eighth embodiment of the present invention.
【図１５】本発明の第９の実施例に係る横型ＩＧＢＴの
素子構造を示す断面図FIG. 15 is a sectional view showing an element structure of a lateral IGBT according to a ninth embodiment of the present invention.
【図１６】本発明の第１０の実施例に係る横型ＩＧＢＴ
の素子構造を示す平面図FIG. 16 is a lateral IGBT according to a tenth embodiment of the present invention.
Plan view showing the device structure of
【図１７】図１６の横型ＩＧＢＴのＡ−Ａ´断面図17 is a cross-sectional view taken along the line AA ′ of the lateral IGBT of FIG.
【図１８】ＩＧＢＴの電流・電圧特性のチャネル長依存
性を示す特性図FIG. 18 is a characteristic diagram showing channel length dependence of current / voltage characteristics of the IGBT.
【図１９】ゲート電極、ソース電極のパターンを示す平
面図FIG. 19 is a plan view showing patterns of gate electrodes and source electrodes.
【図２０】ゲート電極、ソース電極の他のパターンを示
す平面図FIG. 20 is a plan view showing another pattern of the gate electrode and the source electrode.
【図２１】本発明の第１１の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図FIG. 21 is a lateral IGBT according to an eleventh embodiment of the present invention.
Cross-sectional view showing the device structure of
【図２２】本発明の第１２の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図FIG. 22 is a lateral IGBT according to a twelfth embodiment of the present invention.
Cross-sectional view showing the device structure of
【図２３】本発明の第１３の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図FIG. 23 is a lateral IGBT according to a thirteenth embodiment of the present invention.
Cross-sectional view showing the device structure of
【図２４】本発明の第１４の実施例に係る横型ＩＧＢＴ
の要部を示す平面図FIG. 24 is a lateral IGBT according to a fourteenth embodiment of the present invention.
Plan view showing the main part of
【図２５】本発明の第１５の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図FIG. 25 is a lateral IGBT according to a fifteenth embodiment of the present invention.
Cross-sectional view showing the device structure of
【図２６】本発明の第１６の実施例に係る横型ＩＧＢＴ
の素子構造を示す断面図FIG. 26 is a lateral IGBT according to a sixteenth embodiment of the present invention.
Cross-sectional view showing the device structure of
【図２７】従来の横型ＩＧＢＴの素子構造を示す断面図FIG. 27 is a cross-sectional view showing a device structure of a conventional lateral IGBT.
１…シリコン基板 ２…シリコン酸化膜 ３…ｎ型シリコン活性層（第１導電型活性層） ４…ｎ型バッファ層 ５…ｐ型ドレイン層（第２導電型ドレイン層） ６…ドレイン電極 ７…トレンチ溝 ８…ゲート電極 ９…ソース電極 １０…ｎ型ソース層（第１導電型ソース層） １１…ｐ型ベース層（第２導電型ベース層） ２１…シリコン基板 ２２…シリコン酸化膜 ２３…ｎ型シリコン活性層（第１導電型活性層） ２４…ｎ型バッファ層 ２５…ｐ型ドレイン層（第２導電型ドレイン層） ２６…ドレイン電極 ２７…ゲート電極 ２８…ソース電極 ２９…ｎ型ソース層（第１導電型ソース層） ３０…ｐ型ベース層（第２導電型ベース層） DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Silicon oxide film 3 ... N-type silicon active layer (first conductivity type active layer) 4 ... N-type buffer layer 5 ... P-type drain layer (second conductivity type drain layer) 6 ... Drain electrode 7 ... Trench groove 8 ... Gate electrode 9 ... Source electrode 10 ... N-type source layer (first conductivity type source layer) 11 ... P-type base layer (second conductivity type base layer) 21 ... Silicon substrate 22 ... Silicon oxide film 23 ... N Type silicon active layer (first conductivity type active layer) 24 ... N type buffer layer 25 ... P type drain layer (second conductivity type drain layer) 26 ... Drain electrode 27 ... Gate electrode 28 ... Source electrode 29 ... N type source layer (First conductivity type source layer) 30 ... P-type base layer (second conductivity type base layer)
Claims (2)
活性層と、 この第１導電型活性層の表面に選択的に形成された第２
導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 この第１導電型ソース層と前記第１導電型活性層との間
の前記第２導電型ベース層上にゲート絶縁膜を介して配
設されたゲート電極と、 前記第１導電型活性層の表面に選択的に形成された第２
導電型ドレイン層と、 この第２導電型ドレイン層と前記第２導電型ベース層と
の間の前記第１導電型活性層に形成された溝と、 この溝下の前記第１導電型活性層に形成された高濃度の
第１導電型バイパス層とを具備してなることを特徴とす
る横型ＩＧＢＴ。1. A low-concentration first conductivity type active layer formed on an insulating film, and a second selectively formed on the surface of the first conductivity type active layer.
A conductive type base layer, a first conductive type source layer selectively formed on a surface of the second conductive type base layer, and the first conductive type source layer and the first conductive type active layer. A gate electrode disposed on the second conductive type base layer via a gate insulating film, and a second electrode selectively formed on the surface of the first conductive type active layer.
A conductive type drain layer, a groove formed in the first conductive type active layer between the second conductive type drain layer and the second conductive type base layer, and the first conductive type active layer under the groove And a high-concentration first-conductivity-type bypass layer formed on the substrate.
活性層と、 この第１導電型活性層の表面に選択的に形成された第２
導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 前記第２導電型ベース層の領域に形成され、かつ前記第
１導電型ソース層に接するように櫛歯状のソース電極
と、 前記第１導電型ソース層と前記第１導電型活性層との間
の前記第２導電型ベース層上にゲート絶縁膜を介して設
けられ、かつ前記櫛歯状のソース電極と噛み合うように
櫛歯状に形成されたゲート電極と、 前記第１導電型活性層の表面に選択的に形成された第２
導電型ドレイン層とを具備してなることを特徴とする横
型ＩＧＢＴ。2. A low-concentration first-conductivity-type active layer formed on an insulating film, and a second selectively-formed surface of the first-conductivity-type active layer.
A conductive type base layer, a first conductive type source layer selectively formed on the surface of the second conductive type base layer, and a first conductive type source layer formed in a region of the second conductive type base layer. A comb-teeth-shaped source electrode so as to be in contact with the layer, and a gate insulating film provided on the second conductive type base layer between the first conductive type source layer and the first conductive type active layer, And a gate electrode formed in a comb shape so as to mesh with the source electrode in a comb shape, and a second electrode selectively formed on the surface of the first conductivity type active layer.
A lateral IGBT comprising a conductive drain layer.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22143894A JPH0888357A (en) | 1994-09-16 | 1994-09-16 | Lateral igbt |
| EP95306441A EP0702411B1 (en) | 1994-09-16 | 1995-09-14 | High breakdown voltage semiconductor device with a buried MOS-gate structure |
| DE69528944T DE69528944T2 (en) | 1994-09-16 | 1995-09-14 | Semiconductor device with high breakdown voltage and with a buried MOS gate structure |
| EP01203963A EP1179853A1 (en) | 1994-09-16 | 1995-09-14 | High breakdown voltage semiconductor device |
| US08/528,570 US5796125A (en) | 1994-09-16 | 1995-09-15 | High breakdown voltage semiconductor device using trench grooves |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22143894A JPH0888357A (en) | 1994-09-16 | 1994-09-16 | Lateral igbt |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888357A true JPH0888357A (en) | 1996-04-02 |
Family
ID=16766748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22143894A Pending JPH0888357A (en) | 1994-09-16 | 1994-09-16 | Lateral igbt |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888357A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073942A (en) * | 2005-08-11 | 2007-03-22 | Toshiba Corp | Semiconductor device |
| JP2007281293A (en) * | 2006-04-10 | 2007-10-25 | Fuji Electric Device Technology Co Ltd | Soi lateral semiconductor device |
| JP2010016284A (en) * | 2008-07-07 | 2010-01-21 | Toyota Central R&D Labs Inc | Semiconductor device |
| US7910962B2 (en) | 2005-10-12 | 2011-03-22 | Fuji Electric Systems Co., Ltd. | SOI trench lateral IGBT |
| US8053859B2 (en) | 2005-03-03 | 2011-11-08 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| US8188511B2 (en) | 2007-06-07 | 2012-05-29 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing thereof |
| JP2012124410A (en) * | 2010-12-10 | 2012-06-28 | Toyota Motor Corp | Semiconductor device |
| JP2013153128A (en) * | 2011-12-28 | 2013-08-08 | Denso Corp | Semiconductor device including lateral insulated gate bipolar transistor |
-
1994
- 1994-09-16 JP JP22143894A patent/JPH0888357A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8053859B2 (en) | 2005-03-03 | 2011-11-08 | Fuji Electric Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| JP2007073942A (en) * | 2005-08-11 | 2007-03-22 | Toshiba Corp | Semiconductor device |
| US8502309B2 (en) | 2005-08-11 | 2013-08-06 | Kabushiki Kaisha Toshiba | Semiconductor device including field effect transistor for use as a high-speed switching device and a power device |
| US7910962B2 (en) | 2005-10-12 | 2011-03-22 | Fuji Electric Systems Co., Ltd. | SOI trench lateral IGBT |
| JP2007281293A (en) * | 2006-04-10 | 2007-10-25 | Fuji Electric Device Technology Co Ltd | Soi lateral semiconductor device |
| US8188511B2 (en) | 2007-06-07 | 2012-05-29 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing thereof |
| JP2010016284A (en) * | 2008-07-07 | 2010-01-21 | Toyota Central R&D Labs Inc | Semiconductor device |
| JP2012124410A (en) * | 2010-12-10 | 2012-06-28 | Toyota Motor Corp | Semiconductor device |
| JP2013153128A (en) * | 2011-12-28 | 2013-08-08 | Denso Corp | Semiconductor device including lateral insulated gate bipolar transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7968940B2 (en) | Insulated gate bipolar transistor device comprising a depletion-mode MOSFET | |
| US6091086A (en) | Reverse blocking IGBT | |
| US5702961A (en) | Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby | |
| US4656493A (en) | Bidirectional, high-speed power MOSFET devices with deep level recombination centers in base region | |
| US4969028A (en) | Gate enhanced rectifier | |
| JPH04146674A (en) | Semiconductor device and manufacture thereof | |
| US5612564A (en) | Semiconductor device with limiter diode | |
| US10797131B2 (en) | Enhancements to cell layout and fabrication techniques for MOS-gated devices | |
| SE513284C3 (en) | Semiconductor component with linear current-to-voltage characteristics | |
| KR20000029577A (en) | Semiconductor component with linear current-to-voltage characteristics | |
| JPH10178174A (en) | Semiconductor device and power converting device using the same | |
| GB2305777A (en) | Base resistance controlled thyristor structure with high density layout for increased current capacity | |
| JP2002521823A (en) | Junction type FET semiconductor device | |
| JPH0888357A (en) | Lateral igbt | |
| JPH04312977A (en) | Semiconductor device | |
| JPH0518267B2 (en) | ||
| JP3249891B2 (en) | Semiconductor device and method of using the same | |
| EP0081642B1 (en) | Multicellular thyristor | |
| JPH06112494A (en) | Insulated gate bipolar transistor | |
| JPH0992826A (en) | Semiconductor device and its simulation method | |
| JP2964609B2 (en) | Insulated gate bipolar transistor and method of manufacturing the same | |
| JPS6373670A (en) | Conductive modulation type mosfet | |
| JP2629437B2 (en) | Lateral insulated gate bipolar transistor | |
| JPH10229192A (en) | Semiconductor switch element | |
| JP3249175B2 (en) | Thyristor with insulated gate and high breakdown voltage semiconductor device |