JPH0467790B2 - - Google Patents
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型MOSFETに関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a conductivity modulation type MOSFET.
導電変調型MOSFETは、通常のパワー
MOSFETのドレイン領域をソース領域とは逆の
導電型にしたものである。従来の導電変調型
MOSFETの構造を第４図に示す。４１はp+ドレ
イン層、４２はn-型高抵抗層であり、この高抵
抗層４２の表面にｐ型ベース拡散層４３が形成さ
れ、更にこのｐ型ベース拡散層４３内にn+型ソ
ース拡散層４４が形成されている。そしてソース
拡散層４４と表面に露出している高抵抗層４２に
挟まれたｐ型ベース層４３部分をチヤネル領域４
９として、この上にゲート絶縁膜４５を介してゲ
ート電極４６を配設し、また、ソース拡散層４４
とベース拡散層４３の双方にコンタクトするソー
ス電極４７を形成している。ドレイン層４８の表
面にはドレイン電極４８が形成されている。
Conductivity modulated MOSFETs are suitable for normal power
The drain region of the MOSFET is of the opposite conductivity type to the source region. Conventional conductive modulation type
Figure 4 shows the structure of the MOSFET. 41 is a p + drain layer, 42 is an n - type high resistance layer, a p type base diffusion layer 43 is formed on the surface of this high resistance layer 42, and an n + type source is formed in this p type base diffusion layer 43. A diffusion layer 44 is formed. Then, a portion of the p-type base layer 43 sandwiched between the source diffusion layer 44 and the high resistance layer 42 exposed on the surface is used as a channel region 4.
9, a gate electrode 46 is disposed thereon via a gate insulating film 45, and a source diffusion layer 44
A source electrode 47 is formed in contact with both the base diffusion layer 43 and the base diffusion layer 43 . A drain electrode 48 is formed on the surface of the drain layer 48.
この導電変調型MOSFETでは、ゲート電極４
６にソース電極４７に対して正の電圧を印加する
とチヤネル領域４９に反転層が形成され、ソース
拡散層４４からの電子がこのチヤネル領域４９を
通つてn-型高抵抗層４２に注入される。注入さ
れた電子は高抵抗層４２を拡散してドレイン電極
４８へ抜けるが、このときドレイン層４１から正
孔の注入を引起こす。この正孔の注入により、高
抵抗層４２にはキヤリアの蓄積による導電変調が
起こり、この高抵抗層４２の抵抗が低下する。こ
れにより、通常のパワーMOSFETより低いオン
抵抗を持つたMOSFETが得られることになる。 In this conductivity modulation type MOSFET, the gate electrode 4
When a positive voltage is applied to the source electrode 47 at 6, an inversion layer is formed in the channel region 49, and electrons from the source diffusion layer 44 are injected into the n - type high resistance layer 42 through this channel region 49. . The injected electrons diffuse through the high resistance layer 42 and escape to the drain electrode 48, but at this time, holes are caused to be injected from the drain layer 41. Due to the injection of holes, conductivity modulation occurs in the high resistance layer 42 due to the accumulation of carriers, and the resistance of the high resistance layer 42 decreases. This results in a MOSFET with lower on-resistance than a normal power MOSFET.
ところでこの様な導電変調型MOSFETでは、
p+型ドレイン層４１−n-型高抵抗層４２−ｐ型
ベース拡散層４３−n+型ソース拡散層４４の四
層がサイリスタを構成する。この寄生サイリスタ
が導通すると、ゲート・ソース間電圧を零にして
も素子はオフできなくなり、多くの場合素子破壊
に繋がる。この寄生サイリスタがオンになる原因
は、p+型ドレイン層４１から注入された正孔が
ソース電極４７へ抜ける際にｐ型ベース拡散層４
４を通ることにある。即ち、このような正孔電流
が流れ、ベース拡散層４３のソース拡散層４４直
下の抵抗による電圧降下がベース・ソース間のビ
ルトイン電圧を越えると、ソース層４４からの電
子注入をもたらし、寄生サイリスタがオンしてし
まう。 By the way, in such a conductivity modulation type MOSFET,
The four layers of p + type drain layer 41 - n - type high resistance layer 42 - p type base diffusion layer 43 - n + type source diffusion layer 44 constitute a thyristor. When this parasitic thyristor becomes conductive, the device cannot be turned off even if the gate-source voltage is reduced to zero, which often leads to device destruction. The reason why this parasitic thyristor turns on is that when holes injected from the p + type drain layer 41 escape to the source electrode 47, the p type base diffusion layer 4
It consists in passing through 4. That is, when such a hole current flows and the voltage drop due to the resistance of the base diffusion layer 43 directly below the source diffusion layer 44 exceeds the built-in voltage between the base and source, electron injection from the source layer 44 is caused, and the parasitic thyristor turns on.
本発明は上記の点に鑑み、寄生サイリスタがラ
ツチアツプしないようにして、通常のパワー
MOSFETやバイポーラトランジスタと同等に使
用することを可能とした導電変調型MOSFETを
提供することを目的とする。
In view of the above points, the present invention prevents the parasitic thyristor from latch-up and maintains normal power.
The purpose is to provide a conductivity modulation type MOSFET that can be used in the same way as a MOSFET or bipolar transistor.
本発明は、導電変調型MOSFETがラツチアツ
プする時の電流値を、チヤネル領域が飽和する時
の電流値より大きく設定すれば、原理的に寄生サ
イリスタのラツチアツプを防止することができ
る、という発想に基づく。このような発想に基づ
いた設計パラメータを見出だし、実験的にこれら
の設計パラメータの関係式を求めた。即ち本発明
によれば、導電変調型MOSFETの有効素子領域
内での単位面積（１cm2）当りの全チヤネル幅を
Ｗ、同単位面積内で第２導電型高抵抗層が直下に
ある部分のゲート電極面積をSG、同単位面積内の
ベース拡散層の全外周長をＴ、チヤネル長をｌ、
ゲート絶縁膜の厚みをｄ、ソース拡散層・ベース
拡散層の接合のビルトイン電圧をVdi、ベース拡
散層に流れ込む正孔電流の割合をαp，高抵抗層
に接するベース拡散層の単位の周辺長当りのベー
ス拡散層の周辺からソース電極までの平均の抵抗
をRb、電子移動度をμ、ゲート絶縁膜の誘電率
をε、ゲート電圧をVG、しきい値電圧をVTとし
たとき、
Ｗ・SG／Ｔ・ｌ・ｄ＜2Vbi（１−αp）／Rb・μ・ε
（VG−VT）2
を満たすように各パラメータが設定される。
The present invention is based on the idea that, in principle, latch-up of the parasitic thyristor can be prevented by setting the current value when the conduction modulation type MOSFET latches up to be larger than the current value when the channel region is saturated. . We found design parameters based on this idea and experimentally determined the relational expressions between these design parameters. That is, according to the present invention, the total channel width per unit area (1 cm 2 ) within the effective element area of the conductivity modulation type MOSFET is W, and the portion of the portion immediately below the second conductivity type high resistance layer within the same unit area is W. The gate electrode area is S G , the total outer circumference length of the base diffusion layer within the same unit area is T, the channel length is l,
The thickness of the gate insulating film is d, the built-in voltage at the junction of the source diffusion layer and the base diffusion layer is Vdi, the ratio of hole current flowing into the base diffusion layer is αp, and per unit peripheral length of the base diffusion layer in contact with the high resistance layer. When Rb is the average resistance from the periphery of the base diffusion layer to the source electrode, μ is the electron mobility, ε is the dielectric constant of the gate insulating film, V G is the gate voltage, and V T is the threshold voltage, W・S G /T・l・d＜2Vbi(1−αp)/Rb・μ・ε
Each parameter is set so as to satisfy (V G −V T ) 2 .
本発明によれば、順方向ゲート電圧を印加して
ドレイン電流を流せるだけ流しても寄生サイリス
タがラツチアツプすることがない導電変調型
MOSFETが得られる。また、本発明によれば、
例えば600Vの静耐圧をもつMOSFETの場合に、
ゲート電圧が15V印加されてMOSFETがオンで
きる状態で、外部負荷が短絡して300Vの電源電
圧が直接ドレイン・ソース間に加わり大電流が流
れたとしても、10μsの間は破壊に至らない素子が
得られる。
According to the present invention, a conduction modulation type in which a parasitic thyristor does not latch up even if a forward gate voltage is applied and a drain current flows as much as possible.
MOSFET is obtained. Further, according to the present invention,
For example, in the case of a MOSFET with a static withstand voltage of 600V,
Even if a gate voltage of 15V is applied and the MOSFET can be turned on, the external load is short-circuited and a 300V power supply voltage is applied directly between the drain and source, causing a large current to flow, there is a device that will not be destroyed for 10μs. can get.
以下本発明の実施例を説明する。 Examples of the present invention will be described below.
具体的な素子構造を説明する前に、本発明にお
ける設計パラメータの関係式導出の過程を説明す
る。まず、導電変調型MOSFETがラツチアツプ
するときの電流値を求める。ソース領域の幅LSや
ゲート電極の幅LG（第１図参照）が十分小さけれ
ば、素子内にほぼ一様な電流が流れる。この電流
密度をＪとし、寄生サイリスタがラツチアツプす
るときの電流密度をJLとする。有効素子領域の単
位面積（１cm2）内のゲート電極面積（直下に高抵
抗層がある部分の面積）をSGとすると、素子の単
位面積内にあるゲートの部分に流れ込む電流値Ｉ
は、
Ｉ＝SG・JL ……(1)
である。n-型高抵抗層に接するｐ型ベース拡散
層の総周辺長を単位面積当りＴとすると、(1)式の
電流の内正孔電流は第４図に矢印で示すように結
局ベース拡散層に入り込むので、単位の周辺長当
りに流れ込む(1)の電流Ibは次式となる
Ib＝SG・JL・αP／Ｔ ……(2)
ここでαPは正孔電流の割合いを示す。単位の周
辺長当りのベース拡散層の周辺からソース電極ま
での平均の抵抗をRbとすると、ベース拡散層内
での(2)の電流による電圧降下は、
Ｖ＝Rb・SG・JL・αP／Ｔ ……(3)
となる。この電圧がソース・ベース接合のビルト
イン電圧Vdi以上となる時、寄生サイリスタがラ
ツチするので、(3)式の右辺をVbiとおきJLについ
て解くと、
JL＝Vbi・Ｔ／（Rb・SG） ……(4)
となる。(4)式で、スイツチング時の過渡時ではチ
ヤネルは消失し、全て正孔電流と見なすべきであ
るから、αp＝１と置換えてある。 Before explaining the specific element structure, the process of deriving the relational expression of design parameters in the present invention will be explained. First, find the current value when the conduction modulation MOSFET latches up. If the width L S of the source region and the width L G of the gate electrode (see Figure 1) are sufficiently small, a nearly uniform current flows within the device. Let this current density be J, and let JL be the current density when the parasitic thyristor latches up. If the area of the gate electrode (the area of the high-resistance layer directly below) within the unit area (1 cm 2 ) of the effective device area is S G , then the current value I flowing into the gate within the unit area of the device is
is I=S G・J L ...(1). If the total peripheral length of the p-type base diffusion layer in contact with the n - type high-resistance layer is T per unit area, then the hole current in the current in equation (1) will end up in the base diffusion layer as shown by the arrow in Figure 4. Therefore, the current Ib in (1) that flows per unit peripheral length is given by the following formula: Ib＝S G・J L・α P /T ...(2) Here, α P is the ratio of hole current. shows. If Rb is the average resistance from the periphery of the base diffusion layer to the source electrode per unit peripheral length, the voltage drop due to the current in (2) in the base diffusion layer is V = Rb・S G・J L・αP/T...(3) becomes. When this voltage exceeds the built-in voltage Vdi of the source-base junction, the parasitic thyristor latches, so if we set the right side of equation (3) as Vbi and solve for J L , we get J L = Vbi・T/(Rb・S G ) ...(4) becomes. In equation (4), the channel disappears during the transition during switching and should be regarded as all hole current, so it is replaced with αp=1.
一方、MOSFETの理論から飽和領域の単位面
積当りに流れる電流をJSとすると
Js＝（Ｗ／2l）μCi（VG−VT）2／（１−αp）
……(5)
と表わされる。ここに、Ｗは単位面積当りのチヤ
ネル幅、ｌはチヤネル長、μは電子移動度、Ciは
単位面積当りのゲート容量、VTはしきい値電圧
である。 On the other hand, from MOSFET theory, if the current flowing per unit area in the saturation region is J S , then J S = (W/2l) μCi (V G − V T ) 2 / (1− αp)
...(5) Here, W is the channel width per unit area, l is the channel length, μ is the electron mobility, Ci is the gate capacitance per unit area, and V T is the threshold voltage.
JLの値をJSより大きくしておけば、基本的に寄
生サイリスタはラツチすることがない。従つて
Vbi・Ｔ／（Rb／SG）＞
（Ｗ／2l）μCi（VG−VT）2／（１−αp）
……(6)
となる。ゲート絶縁膜の誘電率をε、厚みをｄと
すると、Ci＝ε／ｄであるから、これを用いて(6)
式を整理すると、
Ｗ・SG／（Ｔ・ｌ・ｄ）＜2Vbi（１−αp）
／Rb・μ・ε（VG−VT）2……(7)
となる。 If the value of J L is set larger than J S , the parasitic thyristor will basically not latch. Therefore, Vbi・T/(Rb/S G )> (W/2l)μCi(V G −V T ) 2 /(1−αp)
...(6) becomes. If the dielectric constant of the gate insulating film is ε and the thickness is d, then Ci=ε/d, so using this, (6)
Rearranging the equation, it becomes W・S G /(T・l・d)<2Vbi(1−αp)/Rb・μ・ε(V G −V T ) 2 (7).
(7)式の右辺の値は、αpが１より十分小さいか
ら、VG，Rbを除いて一定値である。一方、VGは
通常ICで駆動することができる値15V程度であ
り、Rbは現実に実現することができる最小値は
限られているので、右辺は定数とみてよい。この
定数をAMとすると、
Ｗ・SG／（Ｔ・ｌ・ｄ）＜AM ……(8)
となる。 Since αp is sufficiently smaller than 1, the values on the right side of equation (7) are constant values except for V G and Rb. On the other hand, V G is usually a value of about 15 V that can be driven by an IC, and the minimum value that can actually be achieved for Rb is limited, so the right-hand side can be regarded as a constant. If this constant is A M , then W・S G /(T・l・d)<A M (8).
(8)式を満足すれば、ゲート電圧を15Vまで上げ
て電流を流せるだけ流しても、寄生サイリスタの
ラツチする電流に達しないので、この導電変調型
MOSFETがラツチアツプしてゲートでオフでき
なくなることは理論上ないことになる。 If formula (8) is satisfied, even if the gate voltage is increased to 15V and the current flows as much as possible, the current will not reach the level at which the parasitic thyristor latches.
Theoretically, it is impossible for the MOSFET to latch up and become unable to be turned off by the gate.
しかし実際の場合には、素子の電圧降下が
100V以上にもなる場合や大電流が流れると素子
温度が上昇して素子の破壊が起こつてくる。この
場合でも(8)式の左辺を十分小さくした素子は破壊
に強い。このことを第３図のデータを用いて次に
説明する。第３図において縦軸のVSC＝300Vの点
は、ゲート電圧VG＝15Vとして300Vの定電圧電
源に素子を直結して10μsの間素子に流れるだけ電
流を流しても素子が破壊しないことを示す。当然
のことながらこの時の素子の電圧降下は電源電圧
300Vと同じである。600V素子の場合300Vの電源
まで使われるので、VSCが300V以上あれば、この
素子を用いてシステムを作つた場合、たとえ外部
負荷が短絡する事故が起こつて電源電圧が直接素
子に加わり多量の電流が流れても、少なくとも
10μsの間は素子は破壊しないことになる。この間
に素子をオフにすれば素子破壊を防止することが
できる。第３図より、ゲート電圧VGを15Vかけ
たままで300の電圧をかけて10μsの間電流を流し
ても素子が破壊しないためには、
Ｗ・SG／（Ｔ・ｌ・ｄ）＜1.1×108
であることが必要である。この値は無次元量であ
る。 However, in actual cases, the voltage drop across the element is
If the voltage exceeds 100V or a large current flows, the element temperature will rise and the element will be destroyed. Even in this case, an element in which the left side of equation (8) is sufficiently small is resistant to destruction. This will be explained next using the data shown in FIG. In Figure 3, the point V SC = 300V on the vertical axis indicates that the device will not be destroyed even if the device is directly connected to a constant voltage power supply of 300V with the gate voltage V G = 15V and a current as much as that flows through the device is passed for 10 μs. shows. Naturally, the voltage drop of the element at this time is the power supply voltage
Same as 300V. In the case of a 600V element, a power supply of up to 300V is used, so if V SC is 300V or more, if a system is created using this element, even if an accident such as an external load short-circuit occurs, the power supply voltage will be applied directly to the element and a large amount of power will be generated. Even if current flows, at least
The device will not be destroyed for 10 μs. If the device is turned off during this time, destruction of the device can be prevented. From Figure 3, in order for the device not to be destroyed even if the gate voltage V G is kept at 15 V and a voltage of 300 is applied and current is passed for 10 μs, W・S G /(T・l・d)<1.1 It needs to be × 108 . This value is a dimensionless quantity.
以下に具体的な実施例を説明する。第１図は一
実施例の素子構造を示す。第１図ａは断面図であ
り、同図ｂは拡散層パターンである。これを製造
工程に従つて説明すれば、p+型Si基板１１に５×
1016／cm3以上の濃度のn+型層１２をエピタキシヤ
ル成長させ、この上に２×1014／cm3の高抵抗n-型
層１３をエピタキシヤル成長させる。次に有効素
子領域の外側に高耐圧化のために数本のp+型ガ
ードリング層２２を形成し、これと同時にベース
拡散層の一部となる深い（10μm程度）のp+型層
１６を形成する。この後1000Åのゲート酸化膜１
８を介して5000Å多結晶シリコン膜によるゲート
電極１９を形成し、ゲート電極１９をマスクとし
てｐ型ベース拡散層１４を形成する。次にｐ型ベ
ース拡散層１４内に浅いp+型層１５を形成する。
n+ソース拡散層１７は、ゲート電極１９をマス
クとしてASを高濃度に浅くイオン注入して形成
する。これによりゲート電極１９の下にチヤネル
領域２１が形成される。その後全面をCVD酸化
膜で覆い、これにコンタクト孔を開けてソース電
極２０を形成する。基板１１の裏面にはドレイン
電極２３を形成する。ｐ型ベース拡散層１４の深
さ7μm、ソース拡散層１７の深さは0.2μmとす
る。ゲート電極１９の直下のn-高抵抗層１３が
ある部分の幅LGは30μm、ソース領域の幅LSは
45μmとし、ソースの形状は第１図ｂに示すよう
にストライプ状としている。 Specific examples will be described below. FIG. 1 shows the device structure of one embodiment. FIG. 1a is a cross-sectional view, and FIG. 1b is a diffusion layer pattern. To explain this according to the manufacturing process, 5×
An n + type layer 12 with a concentration of 10 16 /cm 3 or more is epitaxially grown, and a high resistance n - type layer 13 with a concentration of 2×10 14 /cm 3 is epitaxially grown thereon. Next, several p + type guard ring layers 22 are formed outside the effective device area to increase the withstand voltage, and at the same time, a deep (about 10 μm) p + type layer 16 is formed which will become part of the base diffusion layer. form. After this, 1000 Å gate oxide film 1
A gate electrode 19 made of a polycrystalline silicon film of 5000 Å is formed through the gate electrode 8, and a p-type base diffusion layer 14 is formed using the gate electrode 19 as a mask. Next, a shallow p + -type layer 15 is formed within the p-type base diffusion layer 14 .
The n + source diffusion layer 17 is formed by shallowly ion-implanting AS at a high concentration using the gate electrode 19 as a mask. As a result, a channel region 21 is formed under the gate electrode 19. Thereafter, the entire surface is covered with a CVD oxide film, and a contact hole is formed in this to form a source electrode 20. A drain electrode 23 is formed on the back surface of the substrate 11. The depth of the p-type base diffusion layer 14 is 7 μm, and the depth of the source diffusion layer 17 is 0.2 μm. The width L G of the part where the n - high resistance layer 13 is located directly under the gate electrode 19 is 30 μm, and the width L S of the source region is
The thickness of the source is 45 μm, and the shape of the source is striped as shown in FIG. 1b.
この導電変調型MOSFETでは、SG＝30／（30
＋45）＝0.4であり、ｐ型ベース拡散層の外周Ｔは
チヤネル幅Ｗと等しい。またチヤネル長ｌは約
5.5μmであり、従つて、
Ｗ・SG／（Ｔ・ｌ・ｄ）＝SG／（ｌ・ｄ）＝
7.7×107
となる。 In this conductivity modulation type MOSFET, S G =30/(30
+45)=0.4, and the outer circumference T of the p-type base diffusion layer is equal to the channel width W. Also, the channel length l is approximately
5.5 μm, therefore, W・S G /(T・l・d)=S G /(l・d)=
It becomes 7.7×10 7 .
実験結果から、この実施例の場合、ゲートに
15Vをかけておいてドレイン・ソース間に500V
の電圧をかけると、素子には300A／cm2の電流が
流れるが、10μsの間は素子は破壊しない。この素
子の静耐圧は600Vであり、通常電源電圧が300V
以下に用途に使われるので、500Vの電圧で破壊
しないこの実施例は十分な特性であるといえる。 From the experimental results, in this example, the gate
15V is applied and 500V is applied between drain and source.
When a voltage of 300 A/cm 2 is applied, a current of 300 A/cm 2 flows through the device, but the device does not break down for 10 μs. The static withstand voltage of this element is 600V, and the normal power supply voltage is 300V.
Since it will be used for the following purposes, it can be said that this example has sufficient characteristics as it does not break down at a voltage of 500V.
第２図は別の実施例の拡散層パターンを示す。
先の実施例と異なる点は、ｐ型ベース拡散層１４
が複数の島状をなして配列されていることであ
り、製造工程は同じである。従つて先の実施例と
対応する部分には先の実施例と同じ符号を付して
いる。この実施例では、ｐ型ベース拡散層１４の
外周全てにソース領域を設けず４隅で省略してい
る。従つて、ｐ型ベース拡散層１４の外周Ｔとチ
ヤネル幅Ｗは異なり、Ｗ／Ｔ＝0.8となつている。
またLG＝20μm，LS＝45μmとしている。 FIG. 2 shows a diffusion layer pattern of another embodiment.
The difference from the previous embodiment is that the p-type base diffusion layer 14
are arranged in the form of multiple islands, and the manufacturing process is the same. Therefore, parts corresponding to those in the previous embodiment are given the same reference numerals as in the previous embodiment. In this embodiment, source regions are not provided on the entire outer periphery of the p-type base diffusion layer 14, but are omitted at the four corners. Therefore, the outer circumference T of the p-type base diffusion layer 14 and the channel width W are different, and W/T=0.8.
Furthermore, L G =20 μm and L S =45 μm.
この時、 Ｗ・SG／（Ｔ・ｌ・ｄ）＝7.5×107 であり、先の実施例とほぼ同じ特性を示す。 At this time, W.S.sub.G /(T.l.d)=7.5×10 7 and exhibits almost the same characteristics as the previous example.
その他本発明はその趣旨を逸脱しない範囲で
種々変形実施することができる。例えば第１図の
n+型層１２がない構造に本発明を適用しても有
効である。 In addition, the present invention can be modified in various ways without departing from its spirit. For example, in Figure 1
It is also effective to apply the present invention to a structure without the n + type layer 12.
また、1200Vの静耐圧の素子の場合には、同様
にしてVSCは600Vまで破壊しないものが得られ
る。 Furthermore, in the case of an element with a static withstand voltage of 1200V, a device with V SC that does not break down up to 600V can be obtained in the same way.
第１図ａ，ｂは本発明の一実施例の導電変調型
MOSFETの構成を示す図、第２図は他の実施例
の導電変調型MOSFETの拡散層パターンを示す
図、第３図は本発明の数値限定の根拠を説明する
ためのデータを示す図、第４図は従来の一般的な
導電変調型MOSFETを示す図である。
１１……p+型ドレイン槽、１２……n+型層、
１３……n-型高抵抗層、１４……ｐ型ベース拡
散層、１５……p+型層、１６……p+型層、１７
……n+型ソース拡散層、１８……ゲート絶縁膜、
１９……ゲート電極、２０……ソース電極、２１
……チヤネル領域、２２……p+型ガードリング
層、２３……ドレイン電極。
Figures 1a and 1b show a conductive modulation type according to an embodiment of the present invention.
FIG. 2 is a diagram showing the structure of a MOSFET, FIG. 2 is a diagram showing a diffusion layer pattern of a conductivity modulation MOSFET of another embodiment, FIG. 3 is a diagram showing data for explaining the basis of numerical limitations of the present invention, and FIG. FIG. 4 is a diagram showing a conventional general conduction modulation type MOSFET. 11...p + type drain tank, 12...n + type layer,
13...n - type high resistance layer, 14...p-type base diffusion layer, 15...p + -type layer, 16...p + -type layer, 17
...n + type source diffusion layer, 18...gate insulating film,
19...gate electrode, 20...source electrode, 21
... Channel region, 22 ... p + type guard ring layer, 23 ... drain electrode.
Claims (1)
型の高抵抗層を有する半導体ウエーハの前記高抵
抗層部分に第１導電型のベース拡散層が形成さ
れ、このベース拡散層内に高濃度、第２導電型の
ソース拡散層が形成され、このソース拡散層と前
記高抵抗層に挟まれたチヤネル領域となるベース
拡散層上にゲート絶縁膜を介してゲート電極が形
成され、前記ソース拡散層とベース拡散層の双方
にコンタクトするソース電極が形成された導電変
調型MOSFETにおいて、有効素子領域内での単
位面積（１cm2）当りの全チヤネル幅をＷ、同単位
面積内で第２導電型高抵抗層が直下にある部分の
ゲート電極面積をSG、同単位面積内のベース拡散
層の全外周長をＴ、チヤネル長をｌ、ゲート絶縁
膜の厚みをｄ、ソース拡散層・ベース拡散層の接
合のビルトイン電圧をVdi、ベース拡散層に流れ
込む正孔電流の割合をαp，高抵抗層に接するベ
ース拡散層の単位の周辺長当りのベース拡散層の
周辺からソース電極までの平均の抵抗をRb、電
子移動度をμ、ゲート絶縁膜の誘電率をε、ゲー
ト電圧をVG、しきい値電圧をVTとしたとき、 Ｗ・SG／Ｔ・ｌ・ｄ＜2Vbi（１−αp）／Rb・μ・ε
（VG−VT）2 を満たすことを特徴とする導電変調型
MOSFET。 ２ 2Vbi（１−αp）／Rb・μ・ε（VG−VT）2が1.1×1
08である特 許請求の範囲第１項記載の導電変調型
MOSFET。 ３ 第１導電型ベース拡散層が複数回の拡散によ
り形成されている特許請求の範囲第１項記載の導
電変調型MOSFET。 ４ 第１導電型ドレイン層と第２導電型高抵抗層
の間に第２導電型の低抵抗層を有する特許請求の
範囲第１項記載の導電変調型MOSFET。[Scope of Claims] 1. A base diffusion layer of a first conductivity type is formed in the high resistance layer portion of a semiconductor wafer having a high concentration, a drain layer of a first conductivity type and a high resistance layer of a second conductivity type; A high concentration, second conductivity type source diffusion layer is formed in the base diffusion layer, and a gate electrode is formed on the base diffusion layer, which becomes a channel region sandwiched between this source diffusion layer and the high resistance layer, via a gate insulating film. In a conductivity modulation MOSFET in which a source electrode is formed and is in contact with both the source diffusion layer and the base diffusion layer, the total channel width per unit area (1 cm 2 ) in the effective device area is defined as W and the same The area of the gate electrode in the part directly under the second conductivity type high resistance layer within the unit area is S G , the total outer circumference length of the base diffusion layer within the same unit area is T, the channel length is l, and the thickness of the gate insulating film is d, Vdi is the built-in voltage at the junction of the source diffusion layer and base diffusion layer, αp is the proportion of hole current flowing into the base diffusion layer, and is the periphery of the base diffusion layer per unit peripheral length of the base diffusion layer in contact with the high-resistance layer. When Rb is the average resistance from to the source electrode, μ is the electron mobility, ε is the dielectric constant of the gate insulating film, V G is the gate voltage, and V T is the threshold voltage, W・S G /T・l・d＜2Vbi(1−αp)/Rb・μ・ε
Conductive modulation type characterized by satisfying (V G −V T ) 2
MOSFET. 2 2Vbi (1-αp)/Rb・μ・ε(V G −V T ) 2 is 1.1×1
0 8 of the conductive modulation type according to claim 1
MOSFET. 3. The conductivity modulation type MOSFET according to claim 1, wherein the first conductivity type base diffusion layer is formed by multiple diffusions. 4. The conductivity modulation type MOSFET according to claim 1, comprising a second conductivity type low resistance layer between the first conductivity type drain layer and the second conductivity type high resistance layer.
Priority Applications (13)
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| US07/205,365 US4928155A (en) | 1984-05-30 | 1988-06-10 | Lateral conductivity modulated MOSFET |
| US07/712,997 US5086323A (en) | 1984-05-30 | 1991-06-10 | Conductivity modulated mosfet |
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| JPS61123184A JPS61123184A (en) | 1986-06-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| JPH0783116B2 (en) * | 1987-04-17 | 1995-09-06 | 三洋電機株式会社 | Method for manufacturing semiconductor device |
-
1984
- 1984-11-20 JP JP24481184A patent/JPS61123184A/en active Granted
Also Published As
| Publication number | Publication date |
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| JPS61123184A (en) | 1986-06-11 |
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