JPS61117858A - 半導体装置 - Google Patents

半導体装置

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JPS61117858A
JPS61117858A JP59238387A JP23838784A JPS61117858A JP S61117858 A JPS61117858 A JP S61117858A JP 59238387 A JP59238387 A JP 59238387A JP 23838784 A JP23838784 A JP 23838784A JP S61117858 A JPS61117858 A JP S61117858A
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same
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に実装面積を縮小させる
際に用いて好適な半導体集積回路に関する。
〔背景技術〕
電子機器の技術的動向の一つに小形・軽量化があり、こ
れにともなって半導体集積回路（以下−おいてＩＣとい
う）も高集積度化の傾向にある。
一方、回路技術の発達により、電子機器内におい工アナ
ログ回路による信号処理とディジタル信号による信号処
理が行われることがある。このような場合、アナログ回
路とディジタル回路とを共存させたＩＣがあれば回路設
計上におい℃極めて便利である。また、プリント基板へ
の実装についても、アナログ用ＩＣとディジタル用ＩＣ
とを個別に実装する必要がなく、実装面積の縮小を計る
と同時に上記技術的動向をも満足することができる。
なお、特公昭４５−１１３７号公報には、同一パッケー
ジ内において同一平面に複数の半導体チップを設けた半
導体装置が開示され℃いる。また、［日経エレクトロニ
クスＪ（１９８３年１２月１９日号、日経マグロウヒル
社発行、ｐ８２〜ｐ８５）には、ＩＣを薄く樹脂封止す
るパッケージが記載されている。
〔発明の目的〕
本発明の目的は、ＩＣの実装面積な大幅に縮小し得ると
ともに、実質的に高集積度となる半導体装置を提供する
ことにある。
本発明σ上記ならびにその他の目的と新規な特徴は５本
明細書の記述および添付図面から明らかになるであろう
。
〔発明の概要〕
本願において開示される発明の概要を簡単に述べれば、
下記のとおりである。
すなわち、同一パッケージ内圧アナログ用半導体チップ
、或いはディジタル用半導体チップの如何を問わず積層
した状態に設けることＫより、１個のＩＣ面積で複数の
ＩＣの働きを得るとともに。
ＩＣ実装時の実装面積を縮小させる、という本発明の目
的を達成するものである。
〔実施例−１〕 次に、第１図〜第３図を参照して本発明を適用した半導
体装置の第１実施例を述べる。なお、以下に述べる各実
施例１１半導体装雪としてＩＣが用いられ工いる。
第１図に示すように、上段のタブ１上には第１の半導体
チップ２が設けられ、半導体チップ２に形成された端子
（図示せず）と各インナーリード３．４の先端とは、Ａ
Ｕ線５，６等によりワイヤボンディングされている。な
お、各インナーリード３，４の他端は、バクケージ７の
外部に突出しアウターリード８，９となる。
一方、下段のタブ１１上には第２の半導体チップ１２が
設けられ、半導体チップ１２に形成された端子（図示せ
ず）と各インナーリード１３゜１４０先端とは、Ａｕ線
（又は、ＡＪ線）１５゜１６等によりワイヤボンディン
グされている。なお、各インナーリード１３，１４の他
端はパッケージ７の外部に突出し、アウターリード１８
゜１９となる。
ここで注目すべきは、同一パッケージ７内罠第１及び第
２の半導体チップ２，１２が積層されて設けられること
により、２倍の集積度となるばかりでな（第２図に示す
如く１個のＩＣとして実装し得ることである。この場合
、上記半導体チップ１．１１は同一機能のものでよく、
或いはディジタル用ＩＣとアナログ用ＩＣの如く異なっ
た機能のものでもよい。また、一方が変調回路で他方が
増幅回路であり工もよい。従りて、実装時にはＩＣ１個
分の面積を占有するのみで、ＩＣ２個分あるいは３個分
もの機能を得ることができ、実質的に実装面積を大幅に
縮小できることになる。
また、アクタ−リード８，１８０間とアウターリード９
，１９との間は、実装時の配線パターンを考慮して所望
の幅Ｗに設定し得るので、プリント基板（図示せず）の
設計も容易に行ない得る。
なお、＠３図は上記ＩＣをモールドする際の一例を示す
ものであり、上金型３１、スペース用金型３２、下金型
３３で形成されたスペースＳ内にワイヤボンディングさ
れた第１及び第２の半導体チップ２、工２を設け、注入
孔３１ａ、３３ａから例えばレジン（図示せず）等を注
入してパッケージ７を形成する。このように、上下から
レジン等のモールド材を注入することにより、短時間に
モールド作業を行うことができると同時Ｋ、いわゆるワ
イヤ流れによる不所望の事故を低減することもできる。
〔実施例−２〕 次Ｋ、第４図を参照して本発明の第２実施例を述べる。
なお、上記第１実施例と同一部分には同一の符号を付し
、説明の重複をさけるものとする。
第４図はＩＣの低面図を示すものであり、アウターリー
ド８，１８とアウターリード９．１９とは所望の幅Ｗに
形成されると同時に及互に突出するように形成されてい
る。この場合、プリント基板上に形成される配線パター
ンの設計が極めて容易になる。
〔実施例−３〕 次に、第５図を参照して本発明の第３実施例を述べる。
なお、上記各実施例と同一部分には同一の符号を付し、
説明の重複をさけるものとする。
第５図に示すように、タブ１はタブ下げリード（図示せ
ず）によってインナーリード３，４よりは下方に位置し
、その上部に第１の半導体テップ２が設けられている。
これに対し、第２の半導体チップ１２はタブ１１の下側
に設けられ、第１及び第２の半導体チップ２，１２０間
に２枚のタブ１．１１が介在している。
上記構成によれば、各半導体チップ２，１２から発生し
た熱がタブ１　、１１によって遮断され、互いの熱によ
る悪影響を低減することができる。
また、上記各実施例に比較し、ＩＣ全体の高さを小にす
ることができる。
〔実施例−４〕 次に、第６図を参照して本発明の第４実施例を述べる。
なお、上記各実施例と同一部分には同一の符号を付し、
説明の重複をさけるものとする。
第６図に示すよう罠、半導体チップ１は上記第３実施例
と同様にタブ下げリードによって保持されている。そし
て、インナーリード３，１３の間にはスペーサ２１が設
けられ、インナーリード４゜１４０間にはスペーサ２２
が設けられて、それぞれ一定の間隔を保持するように構
成されている。
一方、第２の半導体チップ３１はインナーリード１３，
１４の下側にワイヤーを用いることなく直付けになされ
ている。
本実施例に示す構成によれば、ＩＣ全体の高さを更に小
にすることができ、第１及び第２の半導体チップ２，３
１間の距離を大にして、熱による悪影響を低減すること
ができる。
〔効　果〕
ｉｌ＋　　同一パッケージ内に複数の半導体チップを積
層して設けることにより、多機能のＩＣを得ることがで
きる。
＋２１　　上記１１７により、Ｉ（’の実装面積を実質
的に縮小する、という効果が得られる。
以上本発明者によっ℃なされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記半導体チップ２，１２は２個に限定されず
、３個あるいは４個の半導体チップを積層してもよい。
また、第１及び第２の半導体チップ２，１２１、アナロ
グ用、ディジタル用の何れであってもよい。
また、単一のタブの上側面と下側面とに半導体チップを
設けてもよい。
〔利用分野〕
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である半導体集積回路に
ついて説明したが、それに限定されるものではない。
例えば、ハイブレット’ＩＣに利用することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例を示す半導体装置の要部の
断面図を示し、 第２図は上記半導体装置の外形図を示し、第３図は上記
半導体装置の製造方法を示し。 第４図は本発明の第２実施例を示す半導体装置の低面図
を示し、 第５図は本発明の第３実施例を示す半導体装置の要部の
断面図を示し、 第６図は本発明の第４実施例を示す半導体装置の要部の
断面図を示す。 １．１１・・・タブ、２，１２．３１・・・半導体チッ
プ、３，４，１３．１４・・・インナーリード、８゜９
．１８．１９・・・アクタ−リード、５，６，１５゜１
６・・・ボンディングワイヤー、７・・・パッケージ、
２１．２２・・・スペーサ。 第　　　１　　図 第　　２　　図 ／Ｙ　？ 第　　３　　図 第　　４　　図 Ｗ　　　　　γ　　　　Ｗ 第　　５　　図 第　　６　　図

Claims (1)

    【特許請求の範囲】
  1. １．複数の半導体チップを同一パッケージ内に積層して
    設けたことを特徴とする半導体装置。
JP59238387A 1984-11-14 1984-11-14 半導体装置 Pending JPS61117858A (ja)

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