JPS61114226A - 液晶表示素子 - Google Patents

液晶表示素子

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Publication number
JPS61114226A
JPS61114226A JP23490184A JP23490184A JPS61114226A JP S61114226 A JPS61114226 A JP S61114226A JP 23490184 A JP23490184 A JP 23490184A JP 23490184 A JP23490184 A JP 23490184A JP S61114226 A JPS61114226 A JP S61114226A
Authority
JP
Japan
Prior art keywords
lsi
input terminals
lsi chip
chip
same input
Prior art date
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Pending
Application number
JP23490184A
Other languages
English (en)
Inventor
Kiichiro Kubo
毅一郎 久保
Mikio Kanezaki
金崎　幹雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to GB08527155A priority patent/GB2166899B/en
Priority to US06/795,454 priority patent/US4687300A/en
Priority to DE19853539531 priority patent/DE3539531A1/de
Publication of JPS61114226A publication Critical patent/JPS61114226A/ja
Pending legal-status Critical Current

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  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 チップ金直接接続したチップオン液晶表示素子に係り、
特にＬＳＩチップの入力結線構造に関する。
〔発明の背負〕
従来のチップオン液晶表示素子は、第１図に示すように
下電、極基板１上に複数個のＬＳＩチップ２が半田接続
されている。そして、下電極基板ｌ上に形成された外部
端子３ｔ−前記ＬＳＩチップ２に接続する場合は、外部
端子３に接続された多層金属膜からなる入力配置Ｉ４お
よびＬＳＩチップ２に接続された同士、ｋに多層金属膜
からなる入力配線５金それぞれ液晶セル中１で導き、導
電ペースト６を介して上電極基板７に形成された配電（
８へ移して配線交差ケ行ない、各ＬＳＩチップ２間の入
力結線を行なっている。
しかじなｔバら、かかる構造でかよ導電ペースト６を設
ける接続部９における接触抵抗の九に）に、例えはグラ
フィック液晶表示素子のように杓数個のＬＳＩチップ２
を下ｌ！極基叛１上に接続すると、吹示むら、データタ
イミングの遅れなどを起す欠点がおった。
〔発明の目的〕
本発明の目的は、入力配線抵抗全下けることができ、表
示むら、データタイミングの遅ｊなどが改善される液晶
表示素子全提供することにちる。
〔発明の概要〕
本発明は、ＬＳＩチップの同一入力端子を一鏡面対称状
に配置し、隣接するＬＳＩチップの同一入力端子同志を
それぞれ結線したことを特徴とする特〔発明の実施例〕 以下、本発明の一実施例金弟２図により説明する。上電
極基板１０上（ｔこ（ｄ親薮佃の液晶蜆・、動用のＬＳ
ＩチップＩＩ、１２が半田接続されている。
前記ＬＳＩチップＩｔ、１２は、第３図に示すように中
央の入力端子Ａ、　（＜中心として鏡面対称状に同一入
力端子Ｂ１とＢ２、Ｃ１とＣ２とがそれぞれ配置されて
いる。そして、−下ｍｋ基板１０上に形成された外部端
子１３と前記ＬＳＩチップ１１，１２およびＬＳＩチッ
プ１１．＋２同志は、それぞれ上電極基板１０上に形成
６れた多層金稙膜の配線１４．１５で結線されている。
前記配線１４は。
外部端子１３のＡとＬＳＩナツプ１１のＡ１外部端子１
３のＢとＩ、８１チツプＩＩのＢ１、外部端子１３のＣ
とＬＳＩチップ１１のＣ１とが結線、すなわち同一入力
端子同志が結線されている。、また配線１５も同様に、
ＬＳｉチップＩＩのＡとＬＳＩチップＩ２のＡ％ＬＳＩ
チップＩＩのＢ、とＬ　Ｓ　Ｉチップ１２のＢｈＬＳＩ
チップ１１のＣ冨とＬＳＩチップＩ２の０１とが結線、
すなわち同一入力端子同志が結線されている。前記各Ｌ
ＳＩチップ１１．１２の出力端子は１図示しないが？Ｉ
’Ｅ米と同様に液晶セル内の込物導電膜よりなるパター
ン電極に結線されている。なお５図中、＋６Ｖｉ、上電
極基板を示す。
このように、配線抵抗が高くなる液晶セル内配置＃父差
を行なわないで被数個のＬＳＩチップ１１、Ｉ２の入力
配＠を行なっているので、各ＬＳＩチップＩＩ、１２の
入力？＃ｉ線全容易に行なうことができると共に、入力
配線抵抗が下る。
なお、上記実施例においては、２個のＬＳＩチップＩＩ
、＋２’を接続した場合について説明したが、３個以上
のＬＳＩチップ？接続した場合も同様に各ＬＳＩチップ
の入力結線？行なうことができることはいうまでもない
。
〔発明の効果〕
以上の説明から明らかな如く１本発明によれば。
ＬＳＩチップの同一入力端子を鏡面対称状に配置し、隣
接するＬＳＩチップの同一入力端子をそれぞれ結線して
なるので、入力結線全容易に行なうことができると共に
、入力配線抵抗を下げることができ１表示むら、データ
タイミングの遅れなどが著しく改善される。
【図面の簡単な説明】
第１図は従来例を示し、（ａ）は正面概略説明図、（ｂ
）は側面図、第２図は本発明の一実施例を示し。 （ａ）は正面概略説明図、（ｂ）は１１１１而図、第３
図は第２図のＬＳＩチップの結紳ヲ示す１Ｑ、大正面図
である。 ＩＯ・・・・下框ｉ基板、１！、１２・・・・ＬＳＩチ
ップ。 １３・・・・外部端子、　　＋　４．　１５曲配線、１
６・用上電−→　− 第１必 （’Ｌ） （α） （ｂ） ＜ｂ） 第３図

Claims (1)

    【特許請求の範囲】
  1. 液晶セルを構成する上下電極基板の一方の電極基板に複
    数個の液晶駆動用のＬＳＩチップを接続してなる液晶表
    示素子において、前記ＬＳＩチップの同一入力端子を鏡
    面対称状に配置し、隣接するＬＳＩチップの同一入力端
    子同志をそれぞれ結線してなる液晶表示素子。
JP23490184A 1984-11-09 1984-11-09 液晶表示素子 Pending JPS61114226A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP23490184A JPS61114226A (ja) 1984-11-09 1984-11-09 液晶表示素子
GB08527155A GB2166899B (en) 1984-11-09 1985-11-04 Liquid crystal display device
US06/795,454 US4687300A (en) 1984-11-09 1985-11-06 Liquid crystal display device
DE19853539531 DE3539531A1 (de) 1984-11-09 1985-11-07 Fluessigkristallanzeige

Applications Claiming Priority (1)

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JP23490184A JPS61114226A (ja) 1984-11-09 1984-11-09 液晶表示素子

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JPS61114226A true JPS61114226A (ja) 1986-05-31

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JP23490184A Pending JPS61114226A (ja) 1984-11-09 1984-11-09 液晶表示素子

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JP (1) JPS61114226A (ja)

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