JPS6083851A

JPS6083851A - 文字パタ−ン強調制御方式

Info

Publication number: JPS6083851A
Application number: JP58193753A
Authority: JP
Inventors: Jiro Yoshii; 吉井　二郎; Akira Komatsu; 晃小松; Hiroshi Ishii; 弘石井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-10-17
Filing date: 1983-10-17
Publication date: 1985-05-13
Also published as: KR850003002A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明はドツトマトリクス構造の文字７オント情報を扱
う文書作成装置、文字出力装置等に用いられる文字パタ
ーン強調制御方式にｌ５ｆｌｉる。

Ｖ発明の技術的背景とその問題点］文書作成装置等、規定されたドラ１−マトリクス偶成の
文字フォントを扱う装置に於いて、規定さ）したドツト
マトリクス構成の文字フォントを成る倍率で拡大・縮小
することのできる鵬能をもたせる場合、従来では、第１
図に（ａ）乃至（Ｃ）に示ずように原文字パターンドラ
ｔ−ｓｄ・・・から単純にドラ］〜を増加又は削除づる
所謂単純拡大方式が採られていた。

このようなＬｌ来の拡大・縮小手段は、比較的簡単かつ
安価に実現出来るが、例えは斜線部分にｄ３ける階段状
の形成部（括れ）が目立つ等、出力されるパターン形状
が本来の表現すへぎ文字形態から逸れてしまい、認識し
難い不自然な文字表現になってしまうという不都合があ
った。又、上記したような従来の拡大・縮小手段に８３
いては、斜体、回転体、白抜き、更には線入等各種の変
形字体を容易に得ることができず又その変形範囲が大幅
に制約されるという欠点があった。

［発明の目的］本発明は上記実情に鑑みなされたもので、規定されたド
ラ１−マトリクス構成の文字７オン１−を扱う装置に於
いて、白抜き文字に形部を添えた高品質の文字パターン
を任意の拡大倍率にて容易に１りることのできる高度の
文字修飾が可能な文字パターン強調制御方式を提供する
ことを目的とする。

［発明の実施例コ以下図面を参照して本発明の一実施例を説明する。

第２図は本発明の一実施例を示す回路ブロック図である
。図中、１０はシステム全体の制御を司るＣＰＵ、１１
はメインメモリ（ＭＭ）　、１２はＣＰＵバス、１３は
表示制御回路（ＣＲＴ−Ｃ）、１４Ａ。

１４Ｂは全階調及び半階調の各フレームメモリ（ＦＩＶ
Ｉ）、１５はパラレル−シリアル変換回路（Ｐ−３）、
１６はＣＲＴ表示部である。

２１乃至２４、及び２５Ａ　、　２５３はそれぞれＣＰ
Ｕバス１２につながれたＩ１０レジスタであり、２１は
ドラ１〜補間時に於けるＸ方向のドツト刻み幅（ｄｘ）
を貯えるレジスタ、２２はドツト補間時のＸ方向の初期
値（イニシャルアドレス：ＳＸ）を貯えるレジスタ、２
３はドツト補間時に於けるＹ方向のドツト刻み幅（ｄｙ
）を貯えるレジスタ、２４はドツト補間１１！ＩのＹ方
向の初期Ｉｎ　（イニシャルアドレス：ＳＶ）を貯える
レジスタ、２５Ａ及び２５３はそれぞれ後述づる補間値
との比較を行なうための各々異なる比ＰＩ３伯、即ち閾
値（ｔｌ＋１　）　、（ｔｂ２　）を貯える一対のレジ
スタである。

２Ｇは後述するラッチ回路２８の値にレジスタ２１　Ｌ
ｌ）！１ｔＸ（ｄｘ）を加詐する加算回路（ＡＤＤ）、
２７はスター１〜時に於いてレジスタ２２のＩ＠（Ｓｘ
）を選択し、−てれ以１（は加算回路２Ｇの出力を選択
するデータセレクタ（ＳＥＬｉ２８はデータセレクタ２
７より出力される整数部と小数部で表わされる１〜ツト
補間萌の？Ｉｒ　／こなドラ１ヘアドレス（ｓｘ＋ｉ　
・（１χ）を貯えるラッチ回路である。２９は後述する
ラッチ回路３１の埴にレジスタ２３の１ｍ（ｄｙ）を加
ｉする加算回路、３０はスタート時に於いてレジスタ２
４の値（ｓｙ＞を選択し、それ以後は加算回路２９の出
力をｊ■択するデータセレクタ、３１はデータセレクタ
３０より出ツノされる整数部と小数部で表わされるドラ
１へ補間時の新たなドツトアドレス（Ｓｌｊ　’ｄｌ／
）を貯えるラッチ回路である。３２はデータセレクタ２
７．３０の切替え制御を行なう制御フリップフロップで
ある。

３３は漢字を含む所定ドツトマトリクス構成（例えば＋
６ｘ　１６ドツト）の文字パターンデータが格納されＩ
こ漢字パターンメモリ（ＫＰＭ）である。３４は漢字パ
ターンメモリ３３より読出した１文字分のドラ１−パタ
ーンを貯える高速ＲＡＭにより構成された１文字バッフ
ァであり、ここでは１文字分のドラ１ヘパターンをその
周囲をオフドラ１−（Ｏ″）のピッ１−パターンで埋め
た状態で記憶する。３５は１文字バッフ１３４に貯えら
れた文字パターンデータのうち、ラッチ回路２８．３１
の各整数部の値に従い、新たなドツトを囲む１格子４点
のドツト情報を選択的に出力するビット選択回路である
。３Ｇはビット選択回路３５より出力された４ビツトの
情報をラッチするラッチ回路である。

３７乃至３９はビット選択回路３５より出力されるドラ
１〜情報のパターンを認識し、４点のドラ１−で囲る１
〜ツ１〜パタ一ン認識部（ＤＳＰ）の構成要素をイＩす
もので、３７はラッチ回路３６のピッ１〜内容から１１
点のドラ１−パターン状態を認識し、後述する特定のド
ツトパターン状態である際に、更にその周囲の特定の２
格子分のドラ１〜情報を順次選択すべくピッミル選択回
路３５を制御する判別制御回路、３８はこの判別制御回
路３７の制御で読出された４ピッ１−の情報をそれぞれ
ラッチするラッチ回路、３９は判別制御回路３７の制御
で読出された２　＋６子分のドツト情報とラッチ回路３
６のドツト情報とのドツトパターン状態に応じた１ビツ
トの補間値切替選択信号を出力するトン１〜１′す別回
路である。４０はラッチ回路２８に貯えられた小数部の
値（５ピツ１〜の×方向オフセット値）とラッチ回路３
１に貯えられた小数部の値（５ビツトのＹ方向オフセラ
Ｉ−埴）とラッチ回路３Ｇに貯えられた４点のドラ１〜
情報どドツト判別回路３９より出力される１ヒツトの補
間値切替選択信号とを入ノｊ情報として前記４点のドツ
ト情報で囲まれた領域内に於ける新たなドツトの補間１
！（Ｑｘｙ）を出力する補間テーブルＲＯＭであり、こ
こでは２５６Ｋ　（３２ＫＸ８　）ビットのマスクＲＯ
Ｍを用い、前記した１５ビツトの読出しアドレスに従い
８ビツト（０〜２５５レベル）の補間値を出力する。４
１Ａ及び４１Ｂはそれぞれ補間テーブルＲＯＭ４０より
出力される補間値と予め対応付されたレジスタ２５Ａ’
、　２５Ｂに貯えられた閾値との比較をとるコンパレー
タであり、それぞれ補間値が比較値即ち閾値（ｔｈｌ、
ｔｈ２　）を越えた際にオンドツト（輝点）を示す゛１
″レベルの１Δ号を出力する。４２Ａ及び４２Ｂはそれ
ぞれ対応づるコンパレータ４１Ａ、４１Ｂより出力され
たドツ］〜情報を順次貯え、所定ビット長単位（ここで
は１バイトとりる）毎にＣＰＵバス１２上に出力する一
対のＩ１０レジスタである。

第３図（ａ）乃至（ｆ）はそれぞれ補間処理により生成
される新たなドツトを囲む１格子４点のドツト情報（ド
ツトパターン）と補間テーブルＲＯＭ４０に設定された
補間値のレベル区分とテーブルタイプとの関係を示す図
であり、ここでは補間（・ｔｌをＯ〜２５５段階の輝度
（明暗レベル）で表ね［）、その区分された一部の領域
を等高線で示している。

第４図は前記１格子４点のドッ］−パターンのうら、１
ドツトのみがオン（”　１　”　）又はオフ（”Ｏ”）
である際のデープルタイプの選択切替１４すを説明する
ためのしので、トラ１−パターン認識部（ＤＳＰ）は、
例えば周囲４点のドツト（ＤＯｌＤＩ、Ｄ２．Ｄ３　＞
のうち、１点のみがオフ即ち”　ｏ　”（図では白抜き
で示１ＤＯ）である際、更にその周囲の格子の特定ドラ
ｌ−（Ｄａ、ＤＩ＋　）のオン・オフ状態を認識し、Ｄ
ａ、ＱＩ＋　＝　”　１”であれば、第３図（ｄ）に示
ずようなコーナタイプのテーブル（Ｔ１）を選択し、又
、Ｄａ、Ｄｂの少なくとも阿れか一方が０°′であれば
、第３図（「）に示すような斜形タイプのデープル（Ｔ
Ｏ）を選択する。

このように、４点のドラ１〜領域内に位置する新たなド
ラ［・の補間値は、その４点のドツトが上記したような
特定のパターンをなすとき、更にその周囲のドツト状態
にＪ：って定められる。

ごこで第２図乃至第４図を参照して一実施例の動作を説
明する。ドツト補間時に於いて、ＣＰ　Ｕｌｏは先ずレ
ジスタ２１．２２．２３．２４及び２５Δ、２５Ｂの初
期設定を行なう。即ち、レジスタ２１にＸ方向のドツト
刻み幅（ｄｘ）、レジスタ２２にＸ方向の初期値（イニ
シャルアドレス：ＳＸ）、レジスタ２３にＹ方向のドツ
ト刻み幅（ｄｙ）、レジスタ２４にＹ方向の初期値（イ
ニシャルアドレス：ｓｙ）、レジスタ２５Ａ　、　２５
３に補間値との比較を行なうための比較値即ち閾値（ｔ
ｈｌ、ｔｈ２）をそれぞれセットづる。

ここで、レジスタ２１．２３のドツト刻み幅は拡大縮小
倍率の逆数値として与えられる。又、レジスタ２２には
、ｌｘ　＝　（ｄｘ−１）／２でなるＩｙが初期値Ｓ×
としてセットされ、レジスタ２４には、Ｉｖ＝　（ｄｙ
−１＞　／２でなるＩｖが初期値ｓｙとしてレットされ
るもので、ｄｘ又はｄｙが１以下のどき（即も拡大時）
はｌｘ又はＩｙが負となって１文字バッファ３４の原文
字パターン格納領域外のアドレスを示し、ｄｘ又はｄｙ
が１以上のとき（即ち縮小時）ＧＥＬ　Ｉ　Ｘ又はＩｙ
が正となって１文字バッファ３４の原文字パターン格納
領域内のアドレスを示す。又、レジスタ２５Ａ、２５Ｂ
には、それぞれ補間テーブルＲＯ１ｖ１４０より出、力
される補間値と比較をとり新トン１〜の何れのレベル以
上のものを意味のあるドラ１〜と乃るかを決定−リ−る
ための任意（０−２５５）レベルの比較値即ち＠値（ｔ
ｈｌ、ｔｂ２）がセラ１−される。ここでは、ｔＮ　＜
ｔｈ２とし、レジスタ２５Ａに、太線幅の文字パターン
ドラｉ−を得るための間１１ｆｆ　（ｊｌｌｌ）をピッ
１〜し、レジスタ２５３に、細線幅の文字パターンドラ
１〜’ａ　ＩＩるための＠１６　（ｊｌ＋２）イ≦・セ
ラ１−するものどする。

更にｃｐｕｉｏは漢字パターンメモリ３３よりドツト補
間対象となる１文字分のドラ］・パターン（即ら、ここ
では白抜き文字に形部を添えた修飾文字を得るだめの原
始文字パターン）データを読出し、１文字バッファ３４
に書込む。この際、１文字バッファ３４には、上ｉｉｈ
　シ／ζように、ドラ１〜補間対象となる１文字分のド
ツＩ−パターンデータが、その周囲を意味の無い“０′
°のドツトで囲まれた状態で記１底される。この１文字
バッファ３４に記憶された宮・学パターンデータをここ
では第１の文字パターンと称１゜この各レジスタ２１．２２．２３．２４．２５Ａ、　２
５Ｂへのデータセット、及び１文字バッフ１３４への補
間対象文字パターンの取出しが終了した後、レジスタ２
２．２４に貯えられたイニシャルアドレスデータ（ｓｘ
、　ｓｙ）が制御フリップフロップ３２の制御のもどに
データセレクタ２７．３０より選択され、それぞれ対応
するラッチ回路２８．３１にラッチされる。このラッチ
回路２８．３１に貯えられたドットアドレステータは、
その整数部の値がビット選択回路３５に与えらね、小数
部の値が補間テーブルＲＯＭ４０に勾えられる。ビット
選択回路３５はその整数部の値にもとずいて１文字バッ
ファ３４より１格子４点のドツト情報を選択し、補間テ
ーブルＲＯＩｖ１４０に１ノξ給する。この際、拡大時
（ｄｘ、　ｄＶ＜　１　）に於いでは、ヒツト選択回路
３５に、゛１文字バッファ３４の原文字パターン格納領
域外のアドレスを示１負の値が与えらることから原文字
パターン格納領域外のドツトを含む１格子４点のドツト
情報よりドツト選択を開始する。又、縮小時（ｄｘ、　
ｄｙ＞　１　＞に於いて１ま、ビット選択回路３５に、
１文字バッファ３４の原文字パターン格納領域内のアド
レスを示す正の１直が与えらることから原文字パターン
格納領域内の１格子４点のドツト情報よりドツト選択を
開始づる。

補間テーブルＲＯＭ４０は、上記ラッチ回路２８゜３１
からのＸ方向及びＹ方向の各オフセラｌ−１ｍ　（計１
０ピッ１−）とピッ１ル選択回路３５からの周囲４点の
ドツトＩ）の゛１ピッ１〜の補間値切替選択信号とを入力情報
ｊ−　ｌ−、　Ｃ、その内容に従う８ヒッ１−の補間値
を出力りる。この際、ビット選択回路３５より出力され
たｌ（５子ｌｉ点のドツトパターンがドツトパターン認
７π部（ＤＳＰ）により認識され、第４図に示される如
く特定のドラ］・パターンである際は、更にその周囲の
格子の特定ドツトのオン・オフ状態を認ｉハして、その
ドツト状態に応じた１ピッ１−の補間値切替選択１言を
出ツノする。即ち、例えば第４図に示づ如く、周囲４点
のドツト（ＤＯ，ＤＩ，Ｄ２。

Ｄａ＞のうち、１点のみがオフ即ち“’Ｏ”（図では白
抜きで示すＤｏ）である際は、更にその周囲の格子の特
定ドツト（Ｄａ，Ｄｂ）のオン・オフ状態を認識し、［
］ａ，［）ｂ　＝　”　１　”であれば、第３図（ｄ）
に示すようなコーナタイプのテーブル〈Ｔ１）を選択し
、又、Ｄａ，Ｄｂの少なくとも何れか一方が゛０パであ
れば、第３図（ｆ）に示づｊ、うな斜形タイプのテーブ
ル（ＴＯ）を選択すべく補間値切替選択１言号を出力す
る。又、周囲４点のドラｊ−　（Ｄｏ，Ｄｌ．Ｄ２．Ｄ
ａ　）のうち、１点のみがオフ即ち”１”（図では黒点
で示すＤｏ）である際は、更にその周囲の格子の特定ド
ツト（Ｄａ。

ＤＩ）＞のオン・オフ状態を認識し、［）ａ，ｌ）ｂ＝
”　ｏ　”であれば、第３図（ａ）に示すようなコーナ
タイプのテーブル（Ｔ１）を選択し、又、Ｄａ。

Ｄｂの少なくとも何れか一方が゛１パであれば第３図（
ｅ）に示すような斜形タイプのテーブル（Ｔｏ　）を選
択すべく補間値切替選択信号を出力づる。このように、
４点のドツト領域内に位置でる新たなドツトの補間値は
、その４点のドツトが上記したような特定のパターンを
なすどき、更にその周囲のドラ１−状態によって定めら
れる。そして上記補間テーブルＲＯＭ４０より出力され
た８ピッ：・（Ｏ〜２５５レベル）の捕間値はコンパレ
ータ４１Ａ、　４１Ｂに入力されて、それぞれ対応する
レジスタ２５Ａ、　２５Ｂに貯えられた比較値即ち閾値
（ｔｌｌｌ、ｔｈ２）と比較され、補間値が閾値を越え
ていれば意味の有るドラ！−であることを示１−　”　
１　’“レベルの信号を出ノ〕し、又、補間値が＠値を
越えていな（）れば意味の無いドツトであることを示づ
＋Ｉ　Ｏ＋＋レベルの信号を出力する。ここでは、（旧
＜ｔｂ２として、コンパ１ノータ４１Ａより太線幅の文
字パターンドラ］・情報を冑、コンパレーク４＋Ｂより
細線幅の文字パターントラ１へ情報を１９でいる。

一方、補間テーブルＲＯＭ４０より捕間値が選択出力さ
れた後、ラッチ回路２８の内容どレジスタ２１の内容と
が加算回路２Ｇにより加算されるとともに、ラッチ回路
３１の内容どレジスタ２３の内容とが加昨回路２９によ
り加算され、その加輝結果のデータが制御フリップ７０
ツブ３２の制御のもどにそれぞれ対応するデータセレク
タ２７．３０より選択、されて、ラッチ回路２８．３１
にラッチされる。このように、捕間テーブルＲＯＭ４０
より補間値が出力される毎に、ラッチ回路２８のアドレ
ス値がレジスタ２１の値（刻み幅；ｄ×）に従って更新
されるとともに、ラッチ回路３１のアドレス値がレジス
タ２３の値（刻み幅：ｄｙ）に従って更新される。

このようにして、順次、捕間テーブルＲＯＭ４０より出
力された補間値がコンパレータ４１Ａ、　４１Ｂにより
、レジスタ２５Ａ、　２５Ｂの閾値（ｔｌｌｌ、ｔ１１
２）と比較され、太線幅、細線幅の新たな文字パターン
ドツトが同時に生成される。

そして上記コンパレータ４１Ａ、４１Ｂより出力された
補間処理後の各新ドツト情報はそれぞれ対応りるレジス
タ４２Ａ、　４２Ｂに貯えられ、１バイト単位でＣＰＵ
バス１２上に出力される。このＣＰＵバス１２上に出ノ
ｊされた補間処理後の新ドツ；〜情報はｃ　ｐ　ｕ　ｉ
ｏの制御のもとに順次メインメモリ１１内の予め定めら
れた第１、第２の文字パターン保存領域に太線幅、細線
幅のパターン別に貯えられる。

ここでは、第１の文字パターン保存領域に記憶された太
線幅の文字パターンデータを第２の文字パターンと称し
、この第１の文字パターン保存領域の第２の文字パター
ンを１ドラ１〜以上指定された方向に平行移動した文字
パターンデータを第３の文字パターンと称し、その第２
、第３の文字パターンを重ね合せた文字パターンデータ
を第４の文字パターンと称し、第２の文字パターン保存
領域に記憶された１１Ｉｌ！！幅の文字パターンデータ
を第５の文字パターンと称す。

ＣＰＵ１０は、メインメモリ１１の第１、第２の文字パ
ターン保存領域に、第２、第５の文字パターンが記憶さ
れると、先ず形部のパターンを生成するため、第″１の
文字パターン保存領域上に於いて、第２の文字パターン
を、予め設定された方向及びドツト数だ１ノ平行移動し
た１１〜レスの１〜ツ１へと重ね合せて（論理和演算し
て）その重ね合せたトツｌ−情報を上記アドレスに書込
み、第４の文字パターンを得る。次にこの第１の文字パ
ターン侃存領域上に於いて岡換えられ生成された第４の
文字パターンと上記第２の文字パターン保存領域に記憶
された第５の文字パターンとを同一ドツト位置上にて排
他的論理和をとり、第４の文字パターンから細線幅の第
５の文字パターン部分を抜いた、即し形部を添えた白抜
の第６の文字パターンを１Ｊで、これを第１又は第２の
文字パターン保存領域に書込んだ後、第１のフレームメ
モリ１４Ａに転送する。

これにより、ＣＲＴ表示部１６の表示画面には、形部を
添えた白扱き文字が、指定された拡大倍率をもって、し
かも斜線部分を滑らかに表現した状態で表示出力される
。

又、上記第２の文字パターンと第４の文字パターンとを
論理演算して形部のパターンを得ることにより、形部の
みを半階調で表現することも可１１ヒである。即ち、上
記第２の文字パターンと第５の文字パターンとの排他的
論理和演算により白抜き文字のパターンを得、これを全
階調の第１のフレームメモリ１４Ａに記憶するとともに
、上記第２の文字パターンと第４の文字パターンとのす
１他的論理和演算により形部のパターンを得、これを半
階訓の第２のフレームメモリ１４３に記憶して、この各
フレームメモリＩＩＩＡ、　１４Ｂの全階調及び半階調
の文字パターンを合成し出力することにより、形部のみ
を半階調とした文字パターンか（りられる。

尚、上記した実施例に於いては、補間値との比較をとり
新ドッ１〜１＾報を１ｑるための回路を２組凝りで、２
つのコンパレータ４１Ａ、４１１３より同時に２種のド
ツト情報を）ｑる構成としたが、これに限らず、例えば
上記比較手段を１組のみとし、比較値を書換えることに
よって同一文字フォノ１−に対し複数種（太線幅、細線
幅）の文字パターンを順次ｆｅるようにしてもにい。

［発明の効果コ以上詳記したように本発明によれば、規定されたドツト
マトリクス構成の文字）Ａントを扱う装置に於いて、白
抜き文字に形部を添えた高品質の文字パターンを任意の
拡大倍率にて容易に１ｑることのできる高度の文字修飾
が可能な文字パターン強調制御方式が提供できる。

【図面の簡単な説明】

第１図（ａ）乃至（、Ｃ）はそれぞれ従】このドツト補
間処理手段を説明するための図、第２図は本５を明の一
実施例に於ける要部の構成を示づ回路ブ１」ツク図、第
３図（ａ）乃至（ｆ）、及び第４図はそれぞれ上記実施
例の動作を説明するためのもので、第３図（ａ）乃至（
ｆ’）はそれぞれ補間処理により生成される新たなドツ
トを囲む１格子４点のドツト情報（ドツトパターン）と
補間デープルＲＯＭ４０に設定された補間値のレベル区
分とテーブルタイプとの関係を示す図、第４図はテーブ
ルタイプの選択切替動作を説明するための図である。１０・・・ＣＰＵ、１１・・・メインメモリ、１２・・
・ＣＰＵバス、１３・・・表示制御回路、１４Ａ、　１
４Ｂ・・・フレームメモリ、１５・・・ＣＲＴ表示部、
２１〜２４・・・レジスタ、２５Δ、２５Ｂ・・・レジ
スタ、２Ｇ・・・加算回路、２７・・・データセレクタ
、２８・・・ラッチ回路、２９・・・加算回路、３０・
・・データセレクタ、３１・・・ラッチ回路、３２・・
・制御フリップフロップ、３３・・・漢字パターンメモ
リ、３４・・・１文字バッファ、３５・・・ビット選択
回路、３Ｇ・・・ラッチ回路、３７・・・判別制御回路
、３８・・・ラッチ回路、３９・・・ドラ１〜判別回路
、４０・・・補間テーブルＲＯＭ、４１Ａ１１１１Ｂ・
・・コンパレータ、４２Ａ　、　４２Ｂ・・・レジスタ
、ＤＳＰ・・・ドラ１〜パターン認識部。出願人代理人　弁理士　鈴江武ハ

Claims

【特許請求の範囲】

（１）　基本ドツトマトリクス構造の第１の文字パター
ンをドラ１〜補間により拡大し太線幅の第２の文字パタ
ーンを１りる手段、及びこの第２の文字パターンを記憶
づる手段と、この記憶された第２の文字パターンと同文
字パターンを少なくとも１ドッ１−アドレス以上Ｘ方向
又はＹ方向又は×Ｙ両方向に平行移動した第３の文字パ
ターンとの間で川ね合せ第４の文字パターンを得る手段
と、前記第１の文字パターンから前記第２の文字パター
ンと同一拡大ＩＲ率をちつＩ線幅の第５の文字パターン
を（する手段と、前記第４の文字パターンと第５の文字
パターンどの間で対応トラｈ位置角に排池的論理和演算
し第６の文字パターンを１する手段とを具備し、前記論
理演算手段より、拡大された白抜き文字に形部を添えた
字体のドツトパターン情報を１ワることを特徴とした文
字パターン強調制御方式。
（２）　前記第２の文字パターンと第４の文字パターン
との論理演算により形部のパターンデータを１７、白抜
き文字と形部との階調を異ならぜて表現する特許請求の
範囲第１項記載の文字パターン強調制御方式。
（３）　前記ドッ］−補間時に於いて、ドラ１〜各々に
複数レベルの補間値をもたせ、この補間値をレベルを異
にする第１、第２の閾値と比較して線幅を異にする２つ
の文字パターンを得る特許請求の範囲第１項記載の文字
パターン強調制御方式。
（４）　前記補間値を、そのドラ１〜が存在す゛る原文
字パターン上の１格子領域の４点のドツト状態に応じて
決定づる特許請求の範囲第３項記載の文字パターン強調
制御方式。