JPS6083365A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6083365A JPS6083365A JP58191480A JP19148083A JPS6083365A JP S6083365 A JPS6083365 A JP S6083365A JP 58191480 A JP58191480 A JP 58191480A JP 19148083 A JP19148083 A JP 19148083A JP S6083365 A JPS6083365 A JP S6083365A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置に関し、特にスタティックＲＡＭ’
ｒ有する半導体装置に関する。
ｒ有する半導体装置に関する。
従＊ ズｉ千ノ、、、 ／＞ Ｒ，Ａ Ｍ−ｈル翔ζｆ
）伯庸子ＦＭテプレッション型ＭＯＳトランジスタや高
抵抗多結晶シリコン素子が用いられていた。
）伯庸子ＦＭテプレッション型ＭＯＳトランジスタや高
抵抗多結晶シリコン素子が用いられていた。
デプレッション型ＭＯ８ト９ンジスタをＲＡＭセルの負
荷に使用する場合（以下このＭＯＳ）ラン、リスタを負
荷ＭＯ８と記す）、消費電流を抑制するためには、非常
に長いゲート長が必要となり、高集積度化には非常に不
利でおる。
荷に使用する場合（以下このＭＯＳ）ラン、リスタを負
荷ＭＯ８と記す）、消費電流を抑制するためには、非常
に長いゲート長が必要となり、高集積度化には非常に不
利でおる。
最近工は、負荷ＭＯ，９の代わりに高抵抗多結晶シリコ
ン素子が負荷として用いられるようになってきた。
ン素子が負荷として用いられるようになってきた。
第１図は従来の高抵抗多結晶シリコン素子をセル部の負
荷として用いたスタティックＲ，ＡＭの新興−でやる。
荷として用いたスタティックＲ，ＡＭの新興−でやる。
ｐ型半導体基板１上にフィールド酸化膜２及び絶縁酸化
膜３を形成し、絶縁酸化膜３上にゲート馬極４を形成し
、自己整合的にソース及びドレインとなるわ＋拡散領域
５をヒ素イオン打込み法により形成し、これによ沙形成
されだｎ＋拡散領域５上の絶縁酸化膜に高抵抗素子接合
用開孔部６’５形成し、高抵抗素子用の不純物低ドーズ
多結晶シリコン層を形成し、抵抗接合開孔部６及び１０
の領域を覆うようにヒ素イオン打込みにより低抵抗多結
晶シリコン領域８を形成し、層間絶縁膜９を形成したの
ち、アルミニウム接合開孔部１０を形成し、アルミニウ
ム電極１１を形成することにより得られる。
膜３を形成し、絶縁酸化膜３上にゲート馬極４を形成し
、自己整合的にソース及びドレインとなるわ＋拡散領域
５をヒ素イオン打込み法により形成し、これによ沙形成
されだｎ＋拡散領域５上の絶縁酸化膜に高抵抗素子接合
用開孔部６’５形成し、高抵抗素子用の不純物低ドーズ
多結晶シリコン層を形成し、抵抗接合開孔部６及び１０
の領域を覆うようにヒ素イオン打込みにより低抵抗多結
晶シリコン領域８を形成し、層間絶縁膜９を形成したの
ち、アルミニウム接合開孔部１０を形成し、アルミニウ
ム電極１１を形成することにより得られる。
なお、低抵抗多結＋ｉ＆シリコン領域８を形成する理由
は、抵抗接合開孔部６０周辺には拡がり抵抗が介在し、
この抵抗値は接合開孔部６の形状に大きく依存するため
に、再現性の良い高抵抗素子を形成するために拡がり抵
抗を肩する抵抗接合開孔部６の周囲を低抵抗化しなけれ
はならない。
は、抵抗接合開孔部６０周辺には拡がり抵抗が介在し、
この抵抗値は接合開孔部６の形状に大きく依存するため
に、再現性の良い高抵抗素子を形成するために拡がり抵
抗を肩する抵抗接合開孔部６の周囲を低抵抗化しなけれ
はならない。
さらに、抵抗接合開孔部１０においては、アルミニウム
電極１１を形成する前に行なうリン拡散でリンネ細物が
抵抗接合開孔部１０から拡散し、高濃度不純物領域が拡
がるために、尚抵抗素子の有効抵抗長が、熱処理などに
大きく依存し、安定に高抵抗素子を作ることができなく
なるため、このリンネ細物拡散勿光分見込んだ低抵抗領
域を形成しておかなけれはならない。しかも、従来例で
示される構造では、前述の理由のために低抵抗多結晶シ
リコン領域８を形成しなければならなく、セル面積が非
常に大きくなるだけでなく低抵抗多結晶シリコン領域８
を選択的に形成するためのホトレジスト工程及び、低抵
抗多結晶シリコン領域８形成のイオン打込み工程が増す
ために、非効率的でおるというような多くの欠点を有し
ていた。
電極１１を形成する前に行なうリン拡散でリンネ細物が
抵抗接合開孔部１０から拡散し、高濃度不純物領域が拡
がるために、尚抵抗素子の有効抵抗長が、熱処理などに
大きく依存し、安定に高抵抗素子を作ることができなく
なるため、このリンネ細物拡散勿光分見込んだ低抵抗領
域を形成しておかなけれはならない。しかも、従来例で
示される構造では、前述の理由のために低抵抗多結晶シ
リコン領域８を形成しなければならなく、セル面積が非
常に大きくなるだけでなく低抵抗多結晶シリコン領域８
を選択的に形成するためのホトレジスト工程及び、低抵
抗多結晶シリコン領域８形成のイオン打込み工程が増す
ために、非効率的でおるというような多くの欠点を有し
ていた。
本発明の目的は、以上の欠点を除去し、構造が簡単で制
御性がよく、小型化に好都合な負荷抵抗素子を有する半
導体装置を提供することにある。
御性がよく、小型化に好都合な負荷抵抗素子を有する半
導体装置を提供することにある。
本発明の半導体装置は、第１導電型の半導体基板上に形
成されたＭＯ８型電界効果トランジスタのソース又はド
レイン領域となる拡散層の少なくとも一部と直接接続さ
れ、かつ前記半導体基板の少なくとも一部と直接接続さ
れて形成された第２導電型の多結晶シリコン層から成る
抵抗素子を含んで構成される。
成されたＭＯ８型電界効果トランジスタのソース又はド
レイン領域となる拡散層の少なくとも一部と直接接続さ
れ、かつ前記半導体基板の少なくとも一部と直接接続さ
れて形成された第２導電型の多結晶シリコン層から成る
抵抗素子を含んで構成される。
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第２図１ａ）〜ｉｆ）は本発明の一実施例の製造方法を
説明する丸めの工程順に示した断面図である。
説明する丸めの工程順に示した断面図である。
本発明の一実施例の半導体装置は以下の工程により製造
することが出来る。
することが出来る。
先ず、第２図（ａ）に示すように、ｐ型半導体基板ン１
上にフィールド酸化膜２２を形成する。
上にフィールド酸化膜２２を形成する。
次に、第２図１ｂ）に示すように、絶縁酸化膜２３を形
成した後、絶縁酸化膜２３上のｆ９「定領域にゲート電
極２４を形成する。
成した後、絶縁酸化膜２３上のｆ９「定領域にゲート電
極２４を形成する。
次に、第２図（Ｃ）に示すように、ＭＯ８型トランジス
タのドレイン領域に隣接してｐ低額城門残すためイオン
打込み阻止ホトレジスト３２を形成した後、ヒ素イオン
注入を半導体基体全面に咎なうことによりｎ十拡散領域
２５．２５’を形成しドレインおよびソース領域とする
。
タのドレイン領域に隣接してｐ低額城門残すためイオン
打込み阻止ホトレジスト３２を形成した後、ヒ素イオン
注入を半導体基体全面に咎なうことによりｎ十拡散領域
２５．２５’を形成しドレインおよびソース領域とする
。
次に、第２図（ｄ）Ｋｉ示すように１Ｍ０ｆＳ型トラン
ジスタのドレイン領域であるｎ十拡散領域２６及びこれ
に１１１１＠１−だ０刑側域の某旙害面μの一揚酸什膜
２３の少なくとも一部を除去するだめに、ホトレジスト
膜３３を形成したのち、選択除去を行なうことにより、
抵抗接合開孔部２６を形成する。
ジスタのドレイン領域であるｎ十拡散領域２６及びこれ
に１１１１＠１−だ０刑側域の某旙害面μの一揚酸什膜
２３の少なくとも一部を除去するだめに、ホトレジスト
膜３３を形成したのち、選択除去を行なうことにより、
抵抗接合開孔部２６を形成する。
次に、第２図ｔｅ）に示すように、抵抗接合開孔部２６
において、ＭＯ８型トランジスタのドレイン領域である
ｎ＋拡散領域２５とこれに隣接するｐ低額域との両方に
、少なくとも一部で直接接触するように多結晶レリコン
層２７を形成したのち、ｎ型不純物イオン打込みを行な
い多結晶シリコン層２７をｎ型にする。
において、ＭＯ８型トランジスタのドレイン領域である
ｎ＋拡散領域２５とこれに隣接するｐ低額域との両方に
、少なくとも一部で直接接触するように多結晶レリコン
層２７を形成したのち、ｎ型不純物イオン打込みを行な
い多結晶シリコン層２７をｎ型にする。
次に、第２図（ｒａｍ示すように、層間絶縁膜２９を半
導体基体全面に形成した後、アルミニウム接合開孔部３
０を形成し、アルミニウム電極３１を形成することによ
り本実施例は実現できる。
導体基体全面に形成した後、アルミニウム接合開孔部３
０を形成し、アルミニウム電極３１を形成することによ
り本実施例は実現できる。
以上により得られた本実施例は、ｎ型の多結晶シリコン
Ｎ２７と抵抗接合開孔部２６とが直接接触する部分にお
いて、接合型Ｆｌ（Ｔを形成し、抵抗接合開孔部２６の
部分ｐｎ接合には逆方内法なる向きのバイアス電圧がか
かるので接合部の空乏層はｐ型の基板幀域からｎ型の多
結晶シリコン層２７へと拡がり、ｎ型の多結晶シリコン
層２７は空乏漸拡がりによるピンチオフ抵抗となり抵抗
素子として作用する。
Ｎ２７と抵抗接合開孔部２６とが直接接触する部分にお
いて、接合型Ｆｌ（Ｔを形成し、抵抗接合開孔部２６の
部分ｐｎ接合には逆方内法なる向きのバイアス電圧がか
かるので接合部の空乏層はｐ型の基板幀域からｎ型の多
結晶シリコン層２７へと拡がり、ｎ型の多結晶シリコン
層２７は空乏漸拡がりによるピンチオフ抵抗となり抵抗
素子として作用する。
また、ピンチオフ抵抗は、ｎ＋拡散領域２５に隣接する
ｐ型頭域と直接接触している多結晶シリコン層２７の幅
と、多結晶シリコン層のｎ型不細物＃鼓に依存するため
に、その制御性は非常に良好である。なお空乏層の拡が
りに影響を与える多結晶シリコン層２７へのｎ型不細物
濃ＩＷはイオン打込みのドーズ量により加減することが
できる。
ｐ型頭域と直接接触している多結晶シリコン層２７の幅
と、多結晶シリコン層のｎ型不細物＃鼓に依存するため
に、その制御性は非常に良好である。なお空乏層の拡が
りに影響を与える多結晶シリコン層２７へのｎ型不細物
濃ＩＷはイオン打込みのドーズ量により加減することが
できる。
また、本実施例は従来の負荷ＭＯ８や多結晶シリコン高
抵抗素子と全く別の機構によるものであり、その製造工
程は、極めて簡素であるはかりでなく、従来例のような
低抵抗領域を必要としないため、セルの面積を非常に小
さくできるなどの効果がある。
抵抗素子と全く別の機構によるものであり、その製造工
程は、極めて簡素であるはかりでなく、従来例のような
低抵抗領域を必要としないため、セルの面積を非常に小
さくできるなどの効果がある。
なお、上記実施例はｎチャンネルＭＯ８型トランジスタ
の場合について示したが、ｐチャンネルＭＯ８型トラン
ジスタの場合も同様に適用できる。
の場合について示したが、ｐチャンネルＭＯ８型トラン
ジスタの場合も同様に適用できる。
以上説明したとおり、本発明によれば、構造が簡単で、
抵抗値の制御性がよく、小型化に好適な負荷抵抗素子を
備えた半導体装置が得られる。
抵抗値の制御性がよく、小型化に好適な負荷抵抗素子を
備えた半導体装置が得られる。
第１図は従来の高抵抗多結晶シリコン素子ヶセル部の負
荷に用いたスタティックＲＡＭの断面図、第２図（ａ）
〜（ｆ）は本発明の一実施例を説明するための工程順に
示した断面図である。 １．２１・・・・・・ｐ型半導体基板、２．２２・・・
・・・フィールド酸化膜、３．２３・・・・・・絶縁酸
化膜、４゜２４・・・・・・ゲート電極、５，２５．２
５’・・・・・・計拡散領域、６．２６・・・・・・抵
抗接合開孔部、７．２７・・・・・・多結晶シリコン層
、８・・・・・・低抵抗多結晶／リコン領域、９．２９
・・・・・・層間絶縁膜、１０．３０・・・・・・アル
ミニウム接合開孔部、１１．３１・・・・・・アルミニ
ウム電極、３２・・・・・・イオン打込み阻止ホトレジ
スト膜、３３・・・・・・ホトレジスト膜。 代理人 弁理士 内 原 、 ？゛、ｆ；、＞１、 ７
１ 第 Ｉ 閾 第 ２ 図 采２ 司
荷に用いたスタティックＲＡＭの断面図、第２図（ａ）
〜（ｆ）は本発明の一実施例を説明するための工程順に
示した断面図である。 １．２１・・・・・・ｐ型半導体基板、２．２２・・・
・・・フィールド酸化膜、３．２３・・・・・・絶縁酸
化膜、４゜２４・・・・・・ゲート電極、５，２５．２
５’・・・・・・計拡散領域、６．２６・・・・・・抵
抗接合開孔部、７．２７・・・・・・多結晶シリコン層
、８・・・・・・低抵抗多結晶／リコン領域、９．２９
・・・・・・層間絶縁膜、１０．３０・・・・・・アル
ミニウム接合開孔部、１１．３１・・・・・・アルミニ
ウム電極、３２・・・・・・イオン打込み阻止ホトレジ
スト膜、３３・・・・・・ホトレジスト膜。 代理人 弁理士 内 原 、 ？゛、ｆ；、＞１、 ７
１ 第 Ｉ 閾 第 ２ 図 采２ 司
Claims (1)
- 第１導電型の半導体基板上に形成されたＮＯ８型電界効
果トランジスタのソース址たはドレイン領域となる拡散
層の少なくとも一部と直接接続され、かつ前記半導体基
板の少なくとも一部と直接接続されて形成された第２導
電型の多結晶シリコン層から成る抵抗素子を含むことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191480A JPS6083365A (ja) | 1983-10-13 | 1983-10-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191480A JPS6083365A (ja) | 1983-10-13 | 1983-10-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083365A true JPS6083365A (ja) | 1985-05-11 |
Family
ID=16275342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191480A Pending JPS6083365A (ja) | 1983-10-13 | 1983-10-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083365A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8371419B2 (en) | 2008-04-22 | 2013-02-12 | 3M Innovative Properties Company | Hybrid sound absorbing sheet |
| US8469145B2 (en) | 2008-04-14 | 2013-06-25 | 3M Innovative Properties Company | Multilayer sound absorbing sheet |
| US8573358B2 (en) | 2008-05-22 | 2013-11-05 | 3M Innovative Properties Company | Multilayer sound absorbing structure comprising mesh layer |
-
1983
- 1983-10-13 JP JP58191480A patent/JPS6083365A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8469145B2 (en) | 2008-04-14 | 2013-06-25 | 3M Innovative Properties Company | Multilayer sound absorbing sheet |
| US8371419B2 (en) | 2008-04-22 | 2013-02-12 | 3M Innovative Properties Company | Hybrid sound absorbing sheet |
| US8573358B2 (en) | 2008-05-22 | 2013-11-05 | 3M Innovative Properties Company | Multilayer sound absorbing structure comprising mesh layer |
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