JPH10321871A - Soi構造を持つ半導体装置及びその製造方法 - Google Patents
Soi構造を持つ半導体装置及びその製造方法Info
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- JPH10321871A JPH10321871A JP10126555A JP12655598A JPH10321871A JP H10321871 A JPH10321871 A JP H10321871A JP 10126555 A JP10126555 A JP 10126555A JP 12655598 A JP12655598 A JP 12655598A JP H10321871 A JPH10321871 A JP H10321871A
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 SOI構造を持つ半導体装置及びその製造方
法を提供する。 【解決手段】 本発明はSOI構造を持つ半導体装置及
びそれの製造方法に関し、P0型不純物イオンにより低
濃度にドピングされたソース/ドレーン拡張領域114
a,114b,SOI層100cの下部部分に形成され
たN型不純物注入領域を有して構成されている。P0ソ
ース拡張領域114aがP+ソース領域112aと埋没
酸化膜100bの間に形成され、P0ドレーン拡張領域
114bがP+ソース領域112bと埋没酸化膜100
bの間に形成されている。SOI層100cの下部部分
に形成されたN型不純物注入領域は三つの領域、すなわ
ち、N-型領域116a、N--型領域102,そして、
N-型領域116bを含む。このような半導体装置及び
それの製造方法により、SOI層の厚さが1400Å以
上としても、ショートチャンネル効果を改善させること
ができる。
法を提供する。 【解決手段】 本発明はSOI構造を持つ半導体装置及
びそれの製造方法に関し、P0型不純物イオンにより低
濃度にドピングされたソース/ドレーン拡張領域114
a,114b,SOI層100cの下部部分に形成され
たN型不純物注入領域を有して構成されている。P0ソ
ース拡張領域114aがP+ソース領域112aと埋没
酸化膜100bの間に形成され、P0ドレーン拡張領域
114bがP+ソース領域112bと埋没酸化膜100
bの間に形成されている。SOI層100cの下部部分
に形成されたN型不純物注入領域は三つの領域、すなわ
ち、N-型領域116a、N--型領域102,そして、
N-型領域116bを含む。このような半導体装置及び
それの製造方法により、SOI層の厚さが1400Å以
上としても、ショートチャンネル効果を改善させること
ができる。
Description
【0001】
【発明の属する技術分野】本発明はSOI(Silic
on on insulator)構造を持つ半導体装
置及びその製造方法に関するものであり、より具体的に
はMOSトランジスターのソース及びドレーン領域の間
のブレークダウン電圧を減少させ、ショートチャンネル
効果(short channel effect)を
改善するSOI構造を持つMOSトランジスター及びそ
の製造方法に関するものである。
on on insulator)構造を持つ半導体装
置及びその製造方法に関するものであり、より具体的に
はMOSトランジスターのソース及びドレーン領域の間
のブレークダウン電圧を減少させ、ショートチャンネル
効果(short channel effect)を
改善するSOI構造を持つMOSトランジスター及びそ
の製造方法に関するものである。
【0002】
【従来の技術】現在、集積回路の製造において、PMO
Sトランジスターのゲート電極は製造工程を単純化させ
るためにNMOSトランジスターのゲート電極と同一な
物質、例えば、N+型ポリシリコン膜から形成される。
バルク(bulk)PMOSトランジスター内では、一
般的に埋没チャンネル(buried channe
l)が使用される。SOI構造を持つPMOSトランジ
スターは、チャンネル領域のシリコン厚さが薄く、ゲー
ト電極としてN+型ポリシリコン膜が使用される。この
場合において、SOI PMOSトランジスターとして
は、埋没チャンネルと類似したアキュムレーションモー
ドタイプ(accumulation mode ty
pe)が使用される。
Sトランジスターのゲート電極は製造工程を単純化させ
るためにNMOSトランジスターのゲート電極と同一な
物質、例えば、N+型ポリシリコン膜から形成される。
バルク(bulk)PMOSトランジスター内では、一
般的に埋没チャンネル(buried channe
l)が使用される。SOI構造を持つPMOSトランジ
スターは、チャンネル領域のシリコン厚さが薄く、ゲー
ト電極としてN+型ポリシリコン膜が使用される。この
場合において、SOI PMOSトランジスターとして
は、埋没チャンネルと類似したアキュムレーションモー
ドタイプ(accumulation mode ty
pe)が使用される。
【0003】図1は従来SOI構造を持つMOSトラン
ジスターを示す断面図である。従来MOSトランジスタ
ーは、シリコン基板10a、埋没酸化膜10b、そし
て、SOI層(例えば、P−型半導体層)10cとして
形成されるSOI構造を持つ。埋没酸化膜10bがシリ
コン基板10aのメーン表面上に形成されている。SO
I層10cは埋没酸化膜10b上に形成されている。S
OI層10c上に形成されたMOSトランジスターは、
P+拡散領域(例えば、ソース/ドレーン領域)18,
チャンネル領域(例えば、P-型半導体層の一部)、そ
して、P+型ポリシリコンから形成されるゲート電極1
4を含む。ゲート電極14がゲート酸化膜12を間にお
いて、チャンネル領域上に形成されている。又、ゲート
スペーサー16がゲート電極14の両側壁に形成されて
いる。
ジスターを示す断面図である。従来MOSトランジスタ
ーは、シリコン基板10a、埋没酸化膜10b、そし
て、SOI層(例えば、P−型半導体層)10cとして
形成されるSOI構造を持つ。埋没酸化膜10bがシリ
コン基板10aのメーン表面上に形成されている。SO
I層10cは埋没酸化膜10b上に形成されている。S
OI層10c上に形成されたMOSトランジスターは、
P+拡散領域(例えば、ソース/ドレーン領域)18,
チャンネル領域(例えば、P-型半導体層の一部)、そ
して、P+型ポリシリコンから形成されるゲート電極1
4を含む。ゲート電極14がゲート酸化膜12を間にお
いて、チャンネル領域上に形成されている。又、ゲート
スペーサー16がゲート電極14の両側壁に形成されて
いる。
【0004】前述した構造において、N+型ポリシリコ
ン層がゲート電極14に使用される場合には、SOI層
10cが約1000Å未満の厚さで用いられると、チャ
ンネル領域はゲート電圧が印加されなくても完全にディ
プリション(dePletion)、すなわち空乏化さ
れる。それは、チャンネルとゲート電極の間のバンド構
造差(band structural differ
ence)のためである。従って、SOI層10cの下
側部分(底部部分)において、P+ソース、P-チャンネ
ル、そして、P+ドレーン型領域から形成されるボディ
電流流れ経路(中立領域)(body current
flow path(neutralregio
n))は発生しない。又、ネガティブゲート電圧が印加
される場合には、チャンネル領域の表面にアキュムレー
ションチャンネル(accumulation cha
nnel)が形成される。
ン層がゲート電極14に使用される場合には、SOI層
10cが約1000Å未満の厚さで用いられると、チャ
ンネル領域はゲート電圧が印加されなくても完全にディ
プリション(dePletion)、すなわち空乏化さ
れる。それは、チャンネルとゲート電極の間のバンド構
造差(band structural differ
ence)のためである。従って、SOI層10cの下
側部分(底部部分)において、P+ソース、P-チャンネ
ル、そして、P+ドレーン型領域から形成されるボディ
電流流れ経路(中立領域)(body current
flow path(neutralregio
n))は発生しない。又、ネガティブゲート電圧が印加
される場合には、チャンネル領域の表面にアキュムレー
ションチャンネル(accumulation cha
nnel)が形成される。
【0005】しかし、SOI層10cの厚さを約140
0Å以上とした上述した構造を持つ従来のMOSトラン
ジスターでは、チャンネル領域はゲート電圧が印加され
ない場合に完全に空乏化されることはない。従って、S
OI層10cの下側部分にP+ソース、P-チャンネル、
そして、P-ドレーン型領域により形成されるボディ電
流流れ経路(中立領域)が発生してしまい、ゲート電圧
が印加されなくともリーク電流が発生し、ボディ電流流
れ経路を通じて電流が流れてしまうようになる。又、ソ
ース及びドレーン領域の間に電圧が印加される場合に
は、チャンネル領域の下側部分が容易に空乏化すること
になる。これにより、ソース/ドレーンブレークダウン
電圧が減少する。
0Å以上とした上述した構造を持つ従来のMOSトラン
ジスターでは、チャンネル領域はゲート電圧が印加され
ない場合に完全に空乏化されることはない。従って、S
OI層10cの下側部分にP+ソース、P-チャンネル、
そして、P-ドレーン型領域により形成されるボディ電
流流れ経路(中立領域)が発生してしまい、ゲート電圧
が印加されなくともリーク電流が発生し、ボディ電流流
れ経路を通じて電流が流れてしまうようになる。又、ソ
ース及びドレーン領域の間に電圧が印加される場合に
は、チャンネル領域の下側部分が容易に空乏化すること
になる。これにより、ソース/ドレーンブレークダウン
電圧が減少する。
【0006】又、上述した構造において、チャンネルの
長さを短くすると、ショ−トチャンネル効果が非常に増
加してしまうといった、新しい問題点が生じてしまう。
長さを短くすると、ショ−トチャンネル効果が非常に増
加してしまうといった、新しい問題点が生じてしまう。
【0007】
【発明が解決しようとする課題】本発明は、ソース及び
ドレーン領域の間のブレークダウン電圧を効果的に減少
させることができるし、ショートチャンネル(短チャン
ネル)効果を改善することができるSOI構造を持つM
OSトランジスターを提供することを目的とする。
ドレーン領域の間のブレークダウン電圧を効果的に減少
させることができるし、ショートチャンネル(短チャン
ネル)効果を改善することができるSOI構造を持つM
OSトランジスターを提供することを目的とする。
【0008】また、本発明の他の目的はソース及びドレ
ーン領域の間のブレークダウン電圧を効果的に減少さ
せ、ショートチャンネル効果を改善することができるS
OI構造を持つMOSトランジスターの製造方法を提供
することにある。
ーン領域の間のブレークダウン電圧を効果的に減少さ
せ、ショートチャンネル効果を改善することができるS
OI構造を持つMOSトランジスターの製造方法を提供
することにある。
【0009】
【課題を解決するための手段】上述した目的を達成する
ため、本発明によれば、SOI構造を持つ半導体装置
は、メーン表面を持つ半導体基板、半導体基板のメーン
表面上に形成された絶縁層、素子(element)形
成領域を持ち、絶縁層上に形成された半導体層、半導体
層の素子形成領域内に形成された第1導電型のチャンネ
ル領域、半導体層の下部部分に形成された第1導電型と
反対である第2導電型を持つ不純物注入領域、素子形成
領域内のチャンネル領域をサンドイッチさせる第1導電
型の対となった不純物拡散領域を、チャンネル領域上に
ゲート酸化膜を間において、形成されたゲート電極の下
側に素子形成領域内の不純物拡散領域が各々形成されて
いるので、不純物拡散領域に比べて比較的に低いドーピ
ング濃度を持つように形成された第1導電型の対となっ
た拡散領域拡張領域(diffusion regio
n extensions)、及び素子形成領域内の不
純物注入領域の両端に形成され、各拡散領域拡張領域及
び不純物注入領域の間に位置した第2導電型の対となっ
た注入領域拡張領域(injection regio
n extensions)を含み、不純物拡散領域の
下側に各々対となったPN接合が形成され、各PN接合
は各拡散領域領域及びこれらに隣接した各注入領域拡張
領域に構成され、それぞれの注入領域拡張領域は、不純
物注入領域に比べて比較的高いドーピング濃度を持つ構
成とされている。
ため、本発明によれば、SOI構造を持つ半導体装置
は、メーン表面を持つ半導体基板、半導体基板のメーン
表面上に形成された絶縁層、素子(element)形
成領域を持ち、絶縁層上に形成された半導体層、半導体
層の素子形成領域内に形成された第1導電型のチャンネ
ル領域、半導体層の下部部分に形成された第1導電型と
反対である第2導電型を持つ不純物注入領域、素子形成
領域内のチャンネル領域をサンドイッチさせる第1導電
型の対となった不純物拡散領域を、チャンネル領域上に
ゲート酸化膜を間において、形成されたゲート電極の下
側に素子形成領域内の不純物拡散領域が各々形成されて
いるので、不純物拡散領域に比べて比較的に低いドーピ
ング濃度を持つように形成された第1導電型の対となっ
た拡散領域拡張領域(diffusion regio
n extensions)、及び素子形成領域内の不
純物注入領域の両端に形成され、各拡散領域拡張領域及
び不純物注入領域の間に位置した第2導電型の対となっ
た注入領域拡張領域(injection regio
n extensions)を含み、不純物拡散領域の
下側に各々対となったPN接合が形成され、各PN接合
は各拡散領域領域及びこれらに隣接した各注入領域拡張
領域に構成され、それぞれの注入領域拡張領域は、不純
物注入領域に比べて比較的高いドーピング濃度を持つ構
成とされている。
【0010】上述した目的を達成するため、本発明によ
ると、さらにSOI構造を持つ半導体装置の製造方法
は、半導体基板のメーン表面上にSOI基板を形成する
ための絶縁層を間において、半導体層を形成する段階、
絶縁層と直接接触される不純物注入領域を形成するため
に半導体層内に不純物を注入する段階、第2導電型の不
純物注入領域上に第1導電型の素子形成領域を形成する
ために半導体層内に不純物を注入する段階、素子形成領
域上にゲート構造を形成する段階、第1導電型の第1不
純物注入層を形成するためにゲート構造をマスクとして
使用して素子形成領域内に不純物をイオン注入する段
階、第1不純物注入層の真下に第1導電型の第2不純物
注入層を形成するためにゲート構造をマスクとして使用
して素子形成領域内に不純物を注入する段階、不純物注
入領域内部に第2導電型の第3不純物注入層を形成する
ためにゲート構造をマスクとして使用して不純物注入領
域内に不純物を注入する段階、第1、第2、そして、第
3不純物注入層を拡散させるために熱処理を遂行する段
階を含み、第1不純物注入層は対となったソース/ドレ
ーン領域を形成するように拡散され、第2不純物注入層
はソース/ドレーン領域に比べて比較的低いドーピング
濃度を持つ対となったソース/ドレーン領域拡張領域を
形成するように拡散され、第3不純物注入層は不純物注
入領域の両端に対となった注入領域拡張領域を形成する
ように拡散する。
ると、さらにSOI構造を持つ半導体装置の製造方法
は、半導体基板のメーン表面上にSOI基板を形成する
ための絶縁層を間において、半導体層を形成する段階、
絶縁層と直接接触される不純物注入領域を形成するため
に半導体層内に不純物を注入する段階、第2導電型の不
純物注入領域上に第1導電型の素子形成領域を形成する
ために半導体層内に不純物を注入する段階、素子形成領
域上にゲート構造を形成する段階、第1導電型の第1不
純物注入層を形成するためにゲート構造をマスクとして
使用して素子形成領域内に不純物をイオン注入する段
階、第1不純物注入層の真下に第1導電型の第2不純物
注入層を形成するためにゲート構造をマスクとして使用
して素子形成領域内に不純物を注入する段階、不純物注
入領域内部に第2導電型の第3不純物注入層を形成する
ためにゲート構造をマスクとして使用して不純物注入領
域内に不純物を注入する段階、第1、第2、そして、第
3不純物注入層を拡散させるために熱処理を遂行する段
階を含み、第1不純物注入層は対となったソース/ドレ
ーン領域を形成するように拡散され、第2不純物注入層
はソース/ドレーン領域に比べて比較的低いドーピング
濃度を持つ対となったソース/ドレーン領域拡張領域を
形成するように拡散され、第3不純物注入層は不純物注
入領域の両端に対となった注入領域拡張領域を形成する
ように拡散する。
【0011】図5を参照して本発明の構成を説明する
と、本発明の実施例による新規なSOI構造を持つ半導
体装置は、SOI構造を持つMOSトランジスターの利
点を提供し、SOI層の厚さが1400Å以上であれ
ば、ソース/ドレーン領域の下側に形成されたPN接合
により、SOI層の下側部分で発生するボディ電流流れ
経路を効果的に防止することができる。又、本発明のP
N接合によるSOI層の下側部分に空乏領域が発生し難
くなるという利点を提供することができる。結果的に、
チャンネル突き抜け(パンチスルー)現象が発生されな
く、従って、ショートチャンネル効果を改善することが
できる。
と、本発明の実施例による新規なSOI構造を持つ半導
体装置は、SOI構造を持つMOSトランジスターの利
点を提供し、SOI層の厚さが1400Å以上であれ
ば、ソース/ドレーン領域の下側に形成されたPN接合
により、SOI層の下側部分で発生するボディ電流流れ
経路を効果的に防止することができる。又、本発明のP
N接合によるSOI層の下側部分に空乏領域が発生し難
くなるという利点を提供することができる。結果的に、
チャンネル突き抜け(パンチスルー)現象が発生されな
く、従って、ショートチャンネル効果を改善することが
できる。
【0012】また、本発明においては、上記MOSトラ
ンジスタの製造方法が提供されることとなる。
ンジスタの製造方法が提供されることとなる。
【0013】
【発明の実施の形態】以下、図2から図6を参照して本
発明の実施例を詳細に説明する。
発明の実施例を詳細に説明する。
【0014】図5を参照すると、本発明の実施例による
新規なMOSトランジスターは、シリコン基板100
a、埋没酸化膜100b、そして、SOI層(例えば、
P型半導体層)100cに形成されるSOI構造を含
む。埋没酸化膜100bは半導体基板100aのメーン
表面上に形成されている。SOI層100cは、埋没酸
化膜100b上に形成されている。SOI層100c上
に形成されたMOSトランジスターP+拡散領域(例え
ば、ソース及びドレーン領域)112a,112b,チ
ャンネル領域(例えば、P-型半導体層の一部)10
4,そして、P+型ポリシリコンで形成されるゲート電
極108を含む。ゲート電極108はチャンネル領域上
にゲート酸化膜106を間に挟んで形成されている。
又、ゲート電極108の両側壁には、ゲートスペーサー
110が形成されている。
新規なMOSトランジスターは、シリコン基板100
a、埋没酸化膜100b、そして、SOI層(例えば、
P型半導体層)100cに形成されるSOI構造を含
む。埋没酸化膜100bは半導体基板100aのメーン
表面上に形成されている。SOI層100cは、埋没酸
化膜100b上に形成されている。SOI層100c上
に形成されたMOSトランジスターP+拡散領域(例え
ば、ソース及びドレーン領域)112a,112b,チ
ャンネル領域(例えば、P-型半導体層の一部)10
4,そして、P+型ポリシリコンで形成されるゲート電
極108を含む。ゲート電極108はチャンネル領域上
にゲート酸化膜106を間に挟んで形成されている。
又、ゲート電極108の両側壁には、ゲートスペーサー
110が形成されている。
【0015】MOSトランジスターは、P0不純物イオ
ンが低濃度にドーピングされたソース及びドレーン拡張
領域114a、114b及びSOI層100cの下部部
分に形成されたN型不純物注入領域を有する。P0ソー
ス拡張領域114aは、P+ソース領域112aと埋没
酸化膜100bの間に形成されているし、P0ドレーン
拡張領域114bは、P+ソース領域112bと埋没酸
化膜100bの間に形成されている。SOI層100c
の下部部分に形成されたN型不純物注入領域は、三つの
領域、すなわち、N-型領域116a,N-型領域10
2,そして、N-型領域116bを含む。これら領域1
16a,102,116bはソースドレーン拡張領域1
14a,114bの間にSOI層100cの下部部分に
ボディ電流流れ経路(body current fl
ow Path)が発生するのを防止するように直列に
形成されている。従って、電圧がソース及びドレーン領
域112a,112bに印加される場合には、PN接合
がソース及びドレーン領域112a,112bの下側に
各々形成される。各PN接合は、ソース/ドレーン拡張
領域114aないし114bとN-型領域(すなわち、
N-型拡張領域)116aないし116bから構成され
る。これらPN接合は図1に図示された従来MOSトラ
ンジスターのP+/P-接合と比較し、SOI層100c
が約1400Å以上で、ボディ電流流れ経路が発生する
のを効果的に防止するようになっている。又、SOI層
100cの厚さが約1400Å以上になっても、PN接
合によりSOI層100c内に空乏領域が容易に形成さ
れなくなる。これはチャンネルパンチスルー現象を発生
し難しくして、ショートチャンネル効果が改善される。
ンが低濃度にドーピングされたソース及びドレーン拡張
領域114a、114b及びSOI層100cの下部部
分に形成されたN型不純物注入領域を有する。P0ソー
ス拡張領域114aは、P+ソース領域112aと埋没
酸化膜100bの間に形成されているし、P0ドレーン
拡張領域114bは、P+ソース領域112bと埋没酸
化膜100bの間に形成されている。SOI層100c
の下部部分に形成されたN型不純物注入領域は、三つの
領域、すなわち、N-型領域116a,N-型領域10
2,そして、N-型領域116bを含む。これら領域1
16a,102,116bはソースドレーン拡張領域1
14a,114bの間にSOI層100cの下部部分に
ボディ電流流れ経路(body current fl
ow Path)が発生するのを防止するように直列に
形成されている。従って、電圧がソース及びドレーン領
域112a,112bに印加される場合には、PN接合
がソース及びドレーン領域112a,112bの下側に
各々形成される。各PN接合は、ソース/ドレーン拡張
領域114aないし114bとN-型領域(すなわち、
N-型拡張領域)116aないし116bから構成され
る。これらPN接合は図1に図示された従来MOSトラ
ンジスターのP+/P-接合と比較し、SOI層100c
が約1400Å以上で、ボディ電流流れ経路が発生する
のを効果的に防止するようになっている。又、SOI層
100cの厚さが約1400Å以上になっても、PN接
合によりSOI層100c内に空乏領域が容易に形成さ
れなくなる。これはチャンネルパンチスルー現象を発生
し難しくして、ショートチャンネル効果が改善される。
【0016】以下に、上述したMOSトランジスターの
製造方法を図2ないし図5を参照しながら説明する。
製造方法を図2ないし図5を参照しながら説明する。
【0017】図2を参照すると、シリコン基板100
a、埋没酸化膜100b、そして、SOI層(例えば、
半導体層)100cを持つSOI基板100を形成す
る。SOI層100cの下部部分にN--型不純物注入領
域102を形成するため、N型不純物イオン、例えば、
燐(P)イオンが約8E11atoms/cm2のドー
ズ及び約100keVのエネルギでSOI基板100の
SOI層100c内にイオン注入される。ここに、用語
「ドーズ:dose」とは、不純物ドーパントのドーパ
ントドープ量を言う。次に、P型不純物イオン、例え
ば、BF2イオンが素子形成領域、特にN--型不純物注
入領域102上にP-型チャンネル領域104を形成す
るために約7E11atoms/cm2のドーズ及び約
40keVのエネルギでSOI層100c内にイオン注
入される。
a、埋没酸化膜100b、そして、SOI層(例えば、
半導体層)100cを持つSOI基板100を形成す
る。SOI層100cの下部部分にN--型不純物注入領
域102を形成するため、N型不純物イオン、例えば、
燐(P)イオンが約8E11atoms/cm2のドー
ズ及び約100keVのエネルギでSOI基板100の
SOI層100c内にイオン注入される。ここに、用語
「ドーズ:dose」とは、不純物ドーパントのドーパ
ントドープ量を言う。次に、P型不純物イオン、例え
ば、BF2イオンが素子形成領域、特にN--型不純物注
入領域102上にP-型チャンネル領域104を形成す
るために約7E11atoms/cm2のドーズ及び約
40keVのエネルギでSOI層100c内にイオン注
入される。
【0018】図3に示されているように、ゲート酸化膜
110及びゲートポリシリコン層108が通常的なフォ
トリソグラフィにより順次形成され、パターニングされ
る。そして、ゲート構造を形成するためにゲート電極の
両側壁にゲートスペーサー110が形成される。
110及びゲートポリシリコン層108が通常的なフォ
トリソグラフィにより順次形成され、パターニングされ
る。そして、ゲート構造を形成するためにゲート電極の
両側壁にゲートスペーサー110が形成される。
【0019】図4において、P型不純物イオン、例え
ば、BF2イオンがゲート構造をソース/ドレーン形成
マスクに使用して約2E15atoms/cm2のドー
ズ及び約30keVのエネルギで、SOI層100c内
にイオン注入される。この様にしてゲート構造の両側の
SOI層100c内に不純物注入層112が形成され
る。同じように、BF2イオンがSOI層100c内の
不純物注入層112下部に不純物注入層114を形成す
るため、約1E15atoms/cm2ドーズ及び60
keVのエネルギにSOI層100c内にイオン注入さ
れる。ここで示しているように、不純物注入層114は
ソース/ドレーンのための不純物注入層112より比較
的低いドーピング濃度を持ち、P-型チャンネル領域1
04に比べて高いドーピング濃度を持つ。次、N型不純
物イオン例えば、砒素(As)イオンを、不純物注入層
116を形成するためにゲート構造をマスクとして使用
して、約2E13のドーズ及び約180keVのエネル
ギに、N--型注入領域102内にイオン注入される。砒
素イオン注入をSOI基板100に対して15度角度で
行うことにより、不純物注入層116を不純物注入層1
12,114の位置と比較してN--型不純物注入領域1
02の内部部分に形成させることができる。
ば、BF2イオンがゲート構造をソース/ドレーン形成
マスクに使用して約2E15atoms/cm2のドー
ズ及び約30keVのエネルギで、SOI層100c内
にイオン注入される。この様にしてゲート構造の両側の
SOI層100c内に不純物注入層112が形成され
る。同じように、BF2イオンがSOI層100c内の
不純物注入層112下部に不純物注入層114を形成す
るため、約1E15atoms/cm2ドーズ及び60
keVのエネルギにSOI層100c内にイオン注入さ
れる。ここで示しているように、不純物注入層114は
ソース/ドレーンのための不純物注入層112より比較
的低いドーピング濃度を持ち、P-型チャンネル領域1
04に比べて高いドーピング濃度を持つ。次、N型不純
物イオン例えば、砒素(As)イオンを、不純物注入層
116を形成するためにゲート構造をマスクとして使用
して、約2E13のドーズ及び約180keVのエネル
ギに、N--型注入領域102内にイオン注入される。砒
素イオン注入をSOI基板100に対して15度角度で
行うことにより、不純物注入層116を不純物注入層1
12,114の位置と比較してN--型不純物注入領域1
02の内部部分に形成させることができる。
【0020】最後に、図5に図示されたように、不純物
注入層112,114,116が熱処理(therma
l treatment)により拡散され、P+型ソー
ス/ドレーン領域112a,112b,P0型ソース/
ドレーン拡張領域114a,114b,そして、N-型
領域116a,116bが同時に形成される。
注入層112,114,116が熱処理(therma
l treatment)により拡散され、P+型ソー
ス/ドレーン領域112a,112b,P0型ソース/
ドレーン拡張領域114a,114b,そして、N-型
領域116a,116bが同時に形成される。
【0021】図5で示しているように、P0型ソース/
ドレーン拡張領域114a,114bがP+型ソース/
ドレーン領域112a,112bの下に各々位置され
る。N-型領域116a,116bがN--型不純物注入
領域102の両端に、そして、P0ソースドレーン拡張
領域114a、114bの各々の側面に形成される。P
0型ソース拡張領域114a及びN-型領域(すなわち、
N-型拡張領域)116aは、SOI層100cが約1
400Å以上の厚さでも、ソース及びドレーン領域の間
のSOI層100cの下部部分のボディ電流流れ経路発
生を効果的に防止する一つのPN接合を構成する。P0
型ドレーン拡張領域114b及びN-型領域(すなわ
ち、N-型拡張領域)116bは、ドレーンとソース領
域の間のSOI層10cの下部部分のボディ電流流れ経
路を効果的に防止するための他のPN接合を構成する。
この結果として、図6に図示されたように、ソース及び
ドレーン領域の間のブレークダウン電圧が改善されるこ
とになる。
ドレーン拡張領域114a,114bがP+型ソース/
ドレーン領域112a,112bの下に各々位置され
る。N-型領域116a,116bがN--型不純物注入
領域102の両端に、そして、P0ソースドレーン拡張
領域114a、114bの各々の側面に形成される。P
0型ソース拡張領域114a及びN-型領域(すなわち、
N-型拡張領域)116aは、SOI層100cが約1
400Å以上の厚さでも、ソース及びドレーン領域の間
のSOI層100cの下部部分のボディ電流流れ経路発
生を効果的に防止する一つのPN接合を構成する。P0
型ドレーン拡張領域114b及びN-型領域(すなわ
ち、N-型拡張領域)116bは、ドレーンとソース領
域の間のSOI層10cの下部部分のボディ電流流れ経
路を効果的に防止するための他のPN接合を構成する。
この結果として、図6に図示されたように、ソース及び
ドレーン領域の間のブレークダウン電圧が改善されるこ
とになる。
【0022】
【発明の効果】本発明はSOI構造を持つMOSトラン
ジスターの利点を提供し、SOI層の厚さが1400Å
以上であれば、ソース/ドレーン領域の下側に形成され
たPN接合にSOI層の下部部分から発生するボディ電
流流れ経路を効果的に防止することができる。
ジスターの利点を提供し、SOI層の厚さが1400Å
以上であれば、ソース/ドレーン領域の下側に形成され
たPN接合にSOI層の下部部分から発生するボディ電
流流れ経路を効果的に防止することができる。
【0023】また、本発明はPN接合によりSOI層の
下部部分に空乏領域が発生し難くなる利点を提供するこ
とができる。結果的に、チャンネルパンチスルー現象が
発生することなく、従って、ショートチャンネル効果を
改善させることができる効果がある。
下部部分に空乏領域が発生し難くなる利点を提供するこ
とができる。結果的に、チャンネルパンチスルー現象が
発生することなく、従って、ショートチャンネル効果を
改善させることができる効果がある。
【0024】すなわち、本発明は、以下のように要約す
ることができる。本発明はSOI構造を持つ半導体装置
及びそれの製造方法に関するものであり、P0型不純物
イオンにより低濃度にドーピングされたソース/ドレー
ン拡張領域114a,114b,SOI層100cの下
部部分に形成されたN型不純物注入領域を含む。P0ソ
ース拡張領域114aがP+ソース領域112aと埋没
酸化膜100bの間に形成され、P0ドレーン拡張領域
114bがP+ソース領域112bと埋没酸化膜100
bの間に形成されている。SOI層100cの下部部分
に形成されたN型不純物注入領域は三つの領域、すなわ
ち、N-型領域116a、N--型領域102,そして、
N-型領域116bを含む。これら領域116a,10
2,116bがSOI層100cの下部部分から発生さ
れるボディ電流流れ経路を防止するためにソース及びド
レーン拡張領域114a,114bの間に直列に形成さ
れている。このような、半導体装置及びそれの製造方法
により、SOI構造を持つMOSトランジスターの利点
を提供し、SOI層の厚さを1400Å以上としても、
ソース/ドレーン領域の下に形成されたPN接合による
SOI層の下側部分から発生するボディ流れ経路を効果
的に防止することができる。又、本発明はPN接合によ
りSOI層の下部部分に空乏領域を発生し難くさせる利
点を提供することができる。結果的に、チャンネルパン
チスルー現象が発生されなく、従って、ショートチャン
ネル効果を改善させることができる。
ることができる。本発明はSOI構造を持つ半導体装置
及びそれの製造方法に関するものであり、P0型不純物
イオンにより低濃度にドーピングされたソース/ドレー
ン拡張領域114a,114b,SOI層100cの下
部部分に形成されたN型不純物注入領域を含む。P0ソ
ース拡張領域114aがP+ソース領域112aと埋没
酸化膜100bの間に形成され、P0ドレーン拡張領域
114bがP+ソース領域112bと埋没酸化膜100
bの間に形成されている。SOI層100cの下部部分
に形成されたN型不純物注入領域は三つの領域、すなわ
ち、N-型領域116a、N--型領域102,そして、
N-型領域116bを含む。これら領域116a,10
2,116bがSOI層100cの下部部分から発生さ
れるボディ電流流れ経路を防止するためにソース及びド
レーン拡張領域114a,114bの間に直列に形成さ
れている。このような、半導体装置及びそれの製造方法
により、SOI構造を持つMOSトランジスターの利点
を提供し、SOI層の厚さを1400Å以上としても、
ソース/ドレーン領域の下に形成されたPN接合による
SOI層の下側部分から発生するボディ流れ経路を効果
的に防止することができる。又、本発明はPN接合によ
りSOI層の下部部分に空乏領域を発生し難くさせる利
点を提供することができる。結果的に、チャンネルパン
チスルー現象が発生されなく、従って、ショートチャン
ネル効果を改善させることができる。
【図1】従来のSOI構造を持つMOSトランジスター
を示す断面図。
を示す断面図。
【図2】本発明の実施例によるSOI構造を持つMOS
トランジスターを示す断面図。
トランジスターを示す断面図。
【図3】本発明の実施例によるSOI構造を持つMOS
トランジスターを示す断面図。
トランジスターを示す断面図。
【図4】本発明の実施例によるSOI構造を持つMOS
トランジスターを示す断面図。
トランジスターを示す断面図。
【図5】本発明の実施例によるSOI構造を持つMOS
トランジスターを示す断面図。
トランジスターを示す断面図。
【図6】図1及び図5のMOSトランジスターの特性を
示すグラフ。
示すグラフ。
10a,100a…シリコン基板 10b,100b…埋没酸化膜 10c,100c…SOI層 12,106…ゲート酸化膜 14,108…ゲート電極 16,110…ゲートスペーサー 18…ソース/ドレーン領域 102…N--型領域 104…P-型チャンネル領域 112a,112b…P+ソース/ドレーン領域 114a,114b…ソース/ドレーン拡張領域 116a,116b…N-型領域
Claims (13)
- 【請求項1】 メーン表面を持つ半導体基板と、 半導体基板のメーン表面上に形成された絶縁層と、 素子形成領域を有し、かつ前記絶縁層上に形成された半
導体層と、 前記半導体層の前記素子形成領域内に形成された第1導
電型のチャンネル領域と、 前記半導体層の下側部分に形成され、第1導電型と反対
の2導電型を持つ不純物注入領域と、 前記素子形成領域内のチャンネル領域を挟んで対となっ
た第1導電型の不純物拡散領域と、 前記チャンネル領域上にゲート酸化膜を間において形成
されたゲート電極と、 前記素子形成領域内の不純物拡散領域の下側に各々形成
され、前記不純物拡散領域に比べて低いドーピング濃度
で形成された対となった第1導電型の拡散領域拡張領域
と、 前記素子形成領域内の不純物注入領域の両端に形成さ
れ、前記各拡散領域拡張領域及び不純物注入領域の間に
位置した対となった第2導電型の注入領域拡張領域とを
有していて、 前記不純物拡散領域の下側に各々対となったPN接合が
形成され、各PN接合は前記各拡散領域領域及びこれら
に隣接した前記各注入領域拡張領域に構成され、これら
の注入領域拡張領域は、前記不純物注入領域に比べて高
いドーピング濃度とされたSOI構造を持つことを特徴
とする半導体装置。 - 【請求項2】 前記半導体層は、約1400Å以上の厚
さを持つことを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】 全ての前記拡散領域拡張領域と、前記注
入領域拡張領域と、そして、前記不純物注入領域は、絶
縁層と直接接触するように形成されることを特徴とする
請求項1に記載の半導体装置。 - 【請求項4】 半導体基板のメーン表面上にSOI基板
を形成するための絶縁層を間において半導体層を形成す
る段階と、 前記絶縁層と直接接触する不純物注入領域を形成するた
めに半導体層内に不純物を注入する段階と、 第2導電型の不純物注入領域上に第1導電型の素子形成
領域を形成するために半導体層内に不純物を注入する段
階と、 前記素子形成領域上にゲート構造を形成する段階と、 第1導電型の第1不純物注入層を形成するためにゲート
構造をマスクとして使用して前記素子形成領域内に不純
物をイオン注入する段階と、 前記第1不純物注入層の下側に第1導電型の第2不純物
注入層を形成するためにゲート構造をマスクとして使用
して前記素子形成領域内に不純物を注入する段階と、 前記不純物注入領域内部に第2導電型の第3不純物注入
層を形成するためにゲート構造をマスクとして使用して
不純物注入領域内に不純物を注入する段階と、 前記第1不純物層,前記第2不純物層,第3不純物注入
層をそれぞれ拡散させるために熱処理を遂行する段階と
を含み、 前記第1不純物注入層は、対となったソース/ドレーン
領域を形成するように拡散され、第2不純物注入層は、
ソース/ドレーン領域に比べて低いドーピング濃度を持
つ対となったソース/ドーレン領域拡張領域を形成する
ように拡散され、第3不純物注入層は、不純物注入領域
の両端に対となった注入領域拡張領域を形成するように
拡散されたSOI構造を持つことを特徴とする半導体装
置の製造方法。 - 【請求項5】 前記全ての拡散領域拡張領域、前記注入
領域拡張領域、そして、前記不純物注入領域は、前記絶
縁層と直接接触するように形成されることを特徴とする
請求項4に記載の半導体装置の製造方法。 - 【請求項6】 前記不純物注入領域は、燐(P)イオン
をイオン注入して形成されることを特徴とする請求項4
に記載の半導体装置の製造方法。 - 【請求項7】 前記燐(P)イオンのイオン注入は、約
8E11atoms/cm2のドーズ及び約100ke
Vのエネルギで行なわれることを特徴とする請求項6に
記載の半導体装置の製造方法。 - 【請求項8】 前記素子形成領域は、BF2イオンをイ
オン注入して形成されることを特徴とする請求項4に記
載の半導体装置の製造方法。 - 【請求項9】 前記BF2イオンのイオン注入は約7E
11atoms/cm2のドズ及び約40keVのエネ
ルギに遂行されることを特徴とする請求項8に記載の半
導体装置の製造方法。 - 【請求項10】 前記第1不純物注入層は、約2E15
atoms/cm2のドーズ及び約30keVのエネル
ギにBF2イオンを注入して形成されることを特徴とす
る請求項4に記載の半導体装置の製造方法。 - 【請求項11】 前記第2不純物注入層は、約1E15
atoms/cm2のドーズ及び約60keVのエネル
ギでBF2イオンをイオン注入して形成されることを特
徴とする請求項4に記載の半導体装置の製造方法。 - 【請求項12】 前記第3不純物注入層は、約2E13
atoms/cm2のドーズ及び約180keVのエネ
ルギで砒素(As)イオンを注入して形成されることを
特徴とする請求項4に記載の半導体装置の製造方法。 - 【請求項13】 前記砒素(As)イオンは、SOI基
板に対して略15度の角度で注入されることを特徴とす
る請求項12に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970018022A KR100223483B1 (ko) | 1997-05-09 | 1997-05-09 | Soi 모오스 트랜지스터 소자 및 그의 제조 방법 |
KR97-18022 | 1997-05-09 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10321871A true JPH10321871A (ja) | 1998-12-04 |
Family
ID=19505409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10126555A Pending JPH10321871A (ja) | 1997-05-09 | 1998-05-11 | Soi構造を持つ半導体装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPH10321871A (ja) |
KR (1) | KR100223483B1 (ja) |
CN (1) | CN1147002C (ja) |
TW (1) | TW373338B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013021084A (ja) * | 2011-07-08 | 2013-01-31 | Ricoh Co Ltd | 半導体装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4193097B2 (ja) * | 2002-02-18 | 2008-12-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP2004072063A (ja) * | 2002-06-10 | 2004-03-04 | Nec Electronics Corp | 半導体装置及びその製造方法 |
US7893475B2 (en) * | 2007-01-24 | 2011-02-22 | Macronix International Co., Ltd. | Dynamic random access memory cell and manufacturing method thereof |
CN108878458B (zh) * | 2018-07-05 | 2021-11-12 | 北京工业大学 | Soi基单片横向集成phemt和mosfet的外延结构及制备方法 |
-
1997
- 1997-05-09 KR KR1019970018022A patent/KR100223483B1/ko not_active IP Right Cessation
-
1998
- 1998-04-29 TW TW087106580A patent/TW373338B/zh not_active IP Right Cessation
- 1998-05-09 CN CNB981149596A patent/CN1147002C/zh not_active Expired - Fee Related
- 1998-05-11 JP JP10126555A patent/JPH10321871A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013021084A (ja) * | 2011-07-08 | 2013-01-31 | Ricoh Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
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KR100223483B1 (ko) | 1999-10-15 |
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