JPH0460352B2 - - Google Patents
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- JPH0460352B2 JPH0460352B2 JP57161652A JP16165282A JPH0460352B2 JP H0460352 B2 JPH0460352 B2 JP H0460352B2 JP 57161652 A JP57161652 A JP 57161652A JP 16165282 A JP16165282 A JP 16165282A JP H0460352 B2 JPH0460352 B2 JP H0460352B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に微細化に適し
たMOS（MIS）構造の半導体装置に係る。
たMOS（MIS）構造の半導体装置に係る。
半導体装置の分野において、MOS ICの微細化
は目覚しいものがある。特に、MOSトランジス
タのスイツチング速度の改善の観点からゲート電
極のチヤンネル長の縮小化が図られている。しか
しながら、チヤンネル長が減少するに伴なつて、
素子特性の面から次のような問題が生じる。
は目覚しいものがある。特に、MOSトランジス
タのスイツチング速度の改善の観点からゲート電
極のチヤンネル長の縮小化が図られている。しか
しながら、チヤンネル長が減少するに伴なつて、
素子特性の面から次のような問題が生じる。
まず、一つにはチヤンネル長が減少するにつれ
て短チヤンネル領域でのトランジスタの閾値電圧
が浅くなる、いわゆるシヨートチヤンネル効果が
生じる。具体的には、ゲートチヤンネル長としき
い値電圧との関係を示す第１図の特性線の如く、
短チヤンネル領域でトランジスタのしきい値電圧
が急激に低下し、素子の製造工程での僅かな変化
によつてしきい値電圧が大巾に変動する。これ
は、ソース、ドレイン間の間隔が短くなるため、
チヤンネル領域において、ソース、ドレイン近傍
に生ずる空乏層の影響が無視出来なくなり、その
結果実効的にチヤンネル領域表面を反転させるに
要するゲート電圧が低くなることにより説明され
る。一般に、チヤンネル領域を形成する基板の電
位はソース領域の電位と等しいか、もしくは非常
に近いので、ソース、ドレイン間の電界は集中的
にドレイン近傍のチヤンネル領域表面で強くな
り、従つてしきい値電圧の低下におよぼす影響も
この部分で最も強くなる。
て短チヤンネル領域でのトランジスタの閾値電圧
が浅くなる、いわゆるシヨートチヤンネル効果が
生じる。具体的には、ゲートチヤンネル長としき
い値電圧との関係を示す第１図の特性線の如く、
短チヤンネル領域でトランジスタのしきい値電圧
が急激に低下し、素子の製造工程での僅かな変化
によつてしきい値電圧が大巾に変動する。これ
は、ソース、ドレイン間の間隔が短くなるため、
チヤンネル領域において、ソース、ドレイン近傍
に生ずる空乏層の影響が無視出来なくなり、その
結果実効的にチヤンネル領域表面を反転させるに
要するゲート電圧が低くなることにより説明され
る。一般に、チヤンネル領域を形成する基板の電
位はソース領域の電位と等しいか、もしくは非常
に近いので、ソース、ドレイン間の電界は集中的
にドレイン近傍のチヤンネル領域表面で強くな
り、従つてしきい値電圧の低下におよぼす影響も
この部分で最も強くなる。
また、チヤンネル長が減少するにつれ、ソー
ス、ドレイン間に印加される電圧によりチヤンネ
ル領域に生ずる電界が強くなり、その結果、チヤ
ンネル電流によりインパクトアイオニゼーシヨン
の起こる確率が大となる。インパクトアイオニゼ
ーシヨンにより発生したエレクトロン又はホール
の一部は半導体基板とゲート絶縁物間のエネルギ
ー障壁を越えてゲート絶縁物の中に飛び込みゲー
ト電極に流れ出してゲート電流を生じるがその一
部はゲート絶縁物内にトラツプされて留まり、ト
ランジスタのしきい値電圧を変動させ、あるいは
チヤンネルコンダクタンスを変化させるなど、ト
ランジスタの動作特性を変化させデバイスの信頼
性を損う大きな原因となる。しかるにソース、ド
レイン間の電界は集中的にドレイン近傍のチヤン
ネル領域で強くなるためインパクトアイオニゼー
シヨンは主としてこの領域で起こる。このような
ことから、第２図に示す如く、ドレイン領域を形
成する不純物領域のうちチヤンネル領域に近い領
域に不純物濃度の比較的低い領域を設けた構造の
MOSトランジスタが開発されている。即ち、図
中の１は例えばＰ型半導体基板であり、基板１中
のフイールド絶縁膜２で分離された島領域にはソ
ース領域となるN+型不純物拡散領域３と、ドレ
イン領域となるN+型不純物拡散領域４1，４2が
互いに分離して設けられている。ここでドレイン
領域を形成するN+型不純物拡散領域４1，４2の
うち、領域４1は比較的濃度の高い領域であり例
えば〜1014／cm3程度の不純物濃度を持つている。
領域４2は比較的濃度の低い領域であり例えば〜
1017／cm3程度の不純物濃度を持つている。これら
ソース、ドレイン領域間の基板１上にはゲート絶
縁膜５を介してゲート電極６が設けられている。
そして全面に層間絶縁膜７が設けられていると共
に、該絶縁膜７上にはコンタクトホール８を介し
て、前記ソース、ドレイン領域３，４1と接続す
るAl配線９が設けられている。こうした構造の
MOSトランジスタでは、チヤンネル領域に接す
る部分のドレイン領域が濃度の低い不純物拡散層
４2であるため、ソース、ドレイン間に印加され
る電圧の一部をこの部分で受持つことが出来、ド
レイン近傍のチヤンネル領域に集中していた電界
を弱めることが出来る。従つて上述したチヤンネ
ル長の減少によるしきい値電圧の変動やデバイス
信頼性を改善することが出来る。しかしながら、
前記の様な構造のMOSトランジスタにあつては
チヤンネル領域に接するドレイン領域が低濃度不
純物拡散層であるため必然的にその部分の抵抗値
が高くなる。そのためトランジスタのスイツチン
グスピードを低下させ高速性を損う原因となる。
またドレイン領域を高濃度不純物層、低濃度不純
物層に分けるためには、通常工程に較べ少なくも
一回以上のマスク合せ工程を必要としデバイスの
製造プロセスを複雑にしているという問題があつ
た。
ス、ドレイン間に印加される電圧によりチヤンネ
ル領域に生ずる電界が強くなり、その結果、チヤ
ンネル電流によりインパクトアイオニゼーシヨン
の起こる確率が大となる。インパクトアイオニゼ
ーシヨンにより発生したエレクトロン又はホール
の一部は半導体基板とゲート絶縁物間のエネルギ
ー障壁を越えてゲート絶縁物の中に飛び込みゲー
ト電極に流れ出してゲート電流を生じるがその一
部はゲート絶縁物内にトラツプされて留まり、ト
ランジスタのしきい値電圧を変動させ、あるいは
チヤンネルコンダクタンスを変化させるなど、ト
ランジスタの動作特性を変化させデバイスの信頼
性を損う大きな原因となる。しかるにソース、ド
レイン間の電界は集中的にドレイン近傍のチヤン
ネル領域で強くなるためインパクトアイオニゼー
シヨンは主としてこの領域で起こる。このような
ことから、第２図に示す如く、ドレイン領域を形
成する不純物領域のうちチヤンネル領域に近い領
域に不純物濃度の比較的低い領域を設けた構造の
MOSトランジスタが開発されている。即ち、図
中の１は例えばＰ型半導体基板であり、基板１中
のフイールド絶縁膜２で分離された島領域にはソ
ース領域となるN+型不純物拡散領域３と、ドレ
イン領域となるN+型不純物拡散領域４1，４2が
互いに分離して設けられている。ここでドレイン
領域を形成するN+型不純物拡散領域４1，４2の
うち、領域４1は比較的濃度の高い領域であり例
えば〜1014／cm3程度の不純物濃度を持つている。
領域４2は比較的濃度の低い領域であり例えば〜
1017／cm3程度の不純物濃度を持つている。これら
ソース、ドレイン領域間の基板１上にはゲート絶
縁膜５を介してゲート電極６が設けられている。
そして全面に層間絶縁膜７が設けられていると共
に、該絶縁膜７上にはコンタクトホール８を介し
て、前記ソース、ドレイン領域３，４1と接続す
るAl配線９が設けられている。こうした構造の
MOSトランジスタでは、チヤンネル領域に接す
る部分のドレイン領域が濃度の低い不純物拡散層
４2であるため、ソース、ドレイン間に印加され
る電圧の一部をこの部分で受持つことが出来、ド
レイン近傍のチヤンネル領域に集中していた電界
を弱めることが出来る。従つて上述したチヤンネ
ル長の減少によるしきい値電圧の変動やデバイス
信頼性を改善することが出来る。しかしながら、
前記の様な構造のMOSトランジスタにあつては
チヤンネル領域に接するドレイン領域が低濃度不
純物拡散層であるため必然的にその部分の抵抗値
が高くなる。そのためトランジスタのスイツチン
グスピードを低下させ高速性を損う原因となる。
またドレイン領域を高濃度不純物層、低濃度不純
物層に分けるためには、通常工程に較べ少なくも
一回以上のマスク合せ工程を必要としデバイスの
製造プロセスを複雑にしているという問題があつ
た。
本発明はチヤンネル長の減少に伴なうしきい値
電圧の低下や、チヤンネル領域でのインパクトア
イオニゼーシヨンに基づくデバイス信頼性の低下
を防止し、高性能、高信頼性のMOSトランジス
タ等の半導体装置を提供しようとするものであ
る。
電圧の低下や、チヤンネル領域でのインパクトア
イオニゼーシヨンに基づくデバイス信頼性の低下
を防止し、高性能、高信頼性のMOSトランジス
タ等の半導体装置を提供しようとするものであ
る。
本発明は、第１導電型の半導体基体の表面に第
２導電型のソース、ドレイン領域を設け、かつ前
記ソース、ドレイン領域間に位置するチヤンネル
領域を少なくとも含む部分上にゲート絶縁膜を介
してゲート電極を設けた構造の半導体装置におい
て、 前記ソース、ドレイン領域のうち少なくとも前
記ドレイン領域は、少なくとも前記チヤンネル領
域側に位置する部分が上層と下層とから形成され
ると共に前記各層の前記チヤンネル領域側の接合
が互いに一致した構造を有し、かつ前記上層の不
純物濃度が前記下層の不純物濃度より低く設定さ
れていることを特徴とする半導体装置である。
２導電型のソース、ドレイン領域を設け、かつ前
記ソース、ドレイン領域間に位置するチヤンネル
領域を少なくとも含む部分上にゲート絶縁膜を介
してゲート電極を設けた構造の半導体装置におい
て、 前記ソース、ドレイン領域のうち少なくとも前
記ドレイン領域は、少なくとも前記チヤンネル領
域側に位置する部分が上層と下層とから形成され
ると共に前記各層の前記チヤンネル領域側の接合
が互いに一致した構造を有し、かつ前記上層の不
純物濃度が前記下層の不純物濃度より低く設定さ
れていることを特徴とする半導体装置である。
このような本発明によれば、チヤンネル長の減
少に伴う前記チヤンネル領域近傍の前記ドレイン
領域表面付近でインパクトアイオニゼーシヨンが
発生するのを防止できる。しかも、仮に発生した
としても前記半導体基体の深い部分で発生させる
ことができるため、前記インパクトアイオニゼー
シヨンにより発生したエレクトロンまたはホール
の一部は前記半導体基体とゲート絶縁膜の界面ま
で達する確率を低減でき、前記ゲート絶縁膜中に
飛び込むエレクトロンまたはホールの数を減少さ
せることができる。その結果、しきい値電圧の変
動等を防止した信頼性の高い半導体装置を実現で
きる。
少に伴う前記チヤンネル領域近傍の前記ドレイン
領域表面付近でインパクトアイオニゼーシヨンが
発生するのを防止できる。しかも、仮に発生した
としても前記半導体基体の深い部分で発生させる
ことができるため、前記インパクトアイオニゼー
シヨンにより発生したエレクトロンまたはホール
の一部は前記半導体基体とゲート絶縁膜の界面ま
で達する確率を低減でき、前記ゲート絶縁膜中に
飛び込むエレクトロンまたはホールの数を減少さ
せることができる。その結果、しきい値電圧の変
動等を防止した信頼性の高い半導体装置を実現で
きる。
すなわち、チヤンネル長の減少に伴つてソー
ス、ドレイン領域間に印加される電圧によりチヤ
ンネル領域に強い電界が生じると、ゲート電極に
よりチヤンネル電流を流した時にインパクトアイ
オニゼーシヨンが起こる確率が大となる。特に、
前記電界は前記ドレイン領域近傍のチヤンネル領
域に集中するため、インパクトアイオニゼーシヨ
ンは主として前記領域で起こる。前記インパクト
アイオニゼーシヨンが起こると、エレクトロンま
たはホールを発生させ、その一部は前記半導体基
体とゲート絶縁膜の間の障壁を越えて前記ゲート
絶縁膜中に飛び込む。前記エレクトロンまたはホ
ールは、前記ゲート電極に流れ出してゲート電流
を生じるが、その一部はゲート絶縁膜中にトラツ
プされた状態で止まる。その結果、しきい値電圧
を変動させたり、チヤンネルコンダクタンスを変
化させる等、トランジスタ特性を変化させて半導
体装置の信頼性を損なう。
ス、ドレイン領域間に印加される電圧によりチヤ
ンネル領域に強い電界が生じると、ゲート電極に
よりチヤンネル電流を流した時にインパクトアイ
オニゼーシヨンが起こる確率が大となる。特に、
前記電界は前記ドレイン領域近傍のチヤンネル領
域に集中するため、インパクトアイオニゼーシヨ
ンは主として前記領域で起こる。前記インパクト
アイオニゼーシヨンが起こると、エレクトロンま
たはホールを発生させ、その一部は前記半導体基
体とゲート絶縁膜の間の障壁を越えて前記ゲート
絶縁膜中に飛び込む。前記エレクトロンまたはホ
ールは、前記ゲート電極に流れ出してゲート電流
を生じるが、その一部はゲート絶縁膜中にトラツ
プされた状態で止まる。その結果、しきい値電圧
を変動させたり、チヤンネルコンダクタンスを変
化させる等、トランジスタ特性を変化させて半導
体装置の信頼性を損なう。
本発明によれば、前記チヤンネル領域側に位置
する前記ドレイン領域部分は上層（低濃度拡散
層）および下層（高濃度拡散層）の二層構造を有
するため、前記上層の低濃度拡散層は前記チヤン
ネル領域との接合において空乏層が前記低濃度拡
散層側にも伸びた状態となる。このため、前記ソ
ース、ドレイン領域間に印加される電圧の一部を
前記低の濃度拡散層で受け持つことができる。こ
れによつて、前記ドレイン領域近傍のチヤンネル
領域に集中する電界を著しく弱めることができ
る。
する前記ドレイン領域部分は上層（低濃度拡散
層）および下層（高濃度拡散層）の二層構造を有
するため、前記上層の低濃度拡散層は前記チヤン
ネル領域との接合において空乏層が前記低濃度拡
散層側にも伸びた状態となる。このため、前記ソ
ース、ドレイン領域間に印加される電圧の一部を
前記低の濃度拡散層で受け持つことができる。こ
れによつて、前記ドレイン領域近傍のチヤンネル
領域に集中する電界を著しく弱めることができ
る。
また、前記ドレイン領域の下層は前記上層に比
べて不純物濃度が高いと共に前記チヤンネル領域
側の接合が前記上層のそれと一致するように形成
されているため、前記ドレイン領域の近傍に傾斜
した等電位面が形成される。その結果、ソース領
域からのキヤリアの流れは前記等電位面に対して
交差する方向に曲げられ、半導体基体の表面に集
中しようする電流路を前記基体の内部に拡散させ
るため、前記基体の深い部分でインパクトアイオ
ニゼーシヨンを起こさせる。
べて不純物濃度が高いと共に前記チヤンネル領域
側の接合が前記上層のそれと一致するように形成
されているため、前記ドレイン領域の近傍に傾斜
した等電位面が形成される。その結果、ソース領
域からのキヤリアの流れは前記等電位面に対して
交差する方向に曲げられ、半導体基体の表面に集
中しようする電流路を前記基体の内部に拡散させ
るため、前記基体の深い部分でインパクトアイオ
ニゼーシヨンを起こさせる。
このように前記ドレイン領域を構成する上層お
よび下層の作用により、既述したように前記チヤ
ンネル領域近傍の前記ドレイン領域表面（上層）
付近でのインパクトアイオニゼーシヨンの発生防
止と、仮に発生したとしても前記半導体基体の深
い部分で発生させることができるため、前記イン
パクトアイオニゼーシヨンにより発生したエレク
トロンまたはホールの一部は前記半導体基体とゲ
ート絶縁膜の界面まで達する確率を低減でき、し
きい値電圧の変動等を防止した信頼性の高い半導
体装置を実現できる。
よび下層の作用により、既述したように前記チヤ
ンネル領域近傍の前記ドレイン領域表面（上層）
付近でのインパクトアイオニゼーシヨンの発生防
止と、仮に発生したとしても前記半導体基体の深
い部分で発生させることができるため、前記イン
パクトアイオニゼーシヨンにより発生したエレク
トロンまたはホールの一部は前記半導体基体とゲ
ート絶縁膜の界面まで達する確率を低減でき、し
きい値電圧の変動等を防止した信頼性の高い半導
体装置を実現できる。
また、前記ドレイン領域は前記低濃度の上層と
前記高濃度の下層により構成されているため、抵
抗値を前記高濃度の下層により低く抑えることが
できる。
前記高濃度の下層により構成されているため、抵
抗値を前記高濃度の下層により低く抑えることが
できる。
さらに、本発明によれば少なくとも前記ドレイ
ン領域は、少なくとも前記チヤンネル領域側に位
置する部分が上層と下層とから形成されると共に
前記各層の前記チヤンネル領域側の接合が互いに
一致した構造を有するため、低濃度の上層と前記
上層の下側に配置され、チヤンネル領域側の接合
が前記上層のチヤンネル領域側の接合より遠く離
して位置される高濃度の下層とからなるドレイン
領域を有する従来の半導体装置に比べて半導体基
体表面に占めるドレイン領域に面積を縮小するこ
とができる。
ン領域は、少なくとも前記チヤンネル領域側に位
置する部分が上層と下層とから形成されると共に
前記各層の前記チヤンネル領域側の接合が互いに
一致した構造を有するため、低濃度の上層と前記
上層の下側に配置され、チヤンネル領域側の接合
が前記上層のチヤンネル領域側の接合より遠く離
して位置される高濃度の下層とからなるドレイン
領域を有する従来の半導体装置に比べて半導体基
体表面に占めるドレイン領域に面積を縮小するこ
とができる。
したがつて、本発明によればチヤンネル長の減
少に伴うドレイン領域近傍のチヤンネル領域での
インパクトアイオニゼーシヨンに基づくしきい値
電圧の変動等を防止でき、かつドレイン領域の低
抵抗化を確保でき、さらにドレイン領域の面積増
大を回避でき、ひいては高性能、高速性、高信頼
性および高集積度の半導体装置を得ることができ
る。
少に伴うドレイン領域近傍のチヤンネル領域での
インパクトアイオニゼーシヨンに基づくしきい値
電圧の変動等を防止でき、かつドレイン領域の低
抵抗化を確保でき、さらにドレイン領域の面積増
大を回避でき、ひいては高性能、高速性、高信頼
性および高集積度の半導体装置を得ることができ
る。
次に、本発明を第３図ａ〜ｇ図示の製造方法を
併記して説明する。
併記して説明する。
（） まず、第３図ａに示す如くＰ型シリコン
基板１０１を選択酸化して該基板１０１を分離
するためのフイールド酸化膜１０２を形成し
た。つづいて、1000℃の酸素雰囲気中で熱酸化
処理を施してフイールド酸化膜１０２で分離さ
れた島状の基板１０１領域（素子領域）に厚さ
250Åの酸化膜１０３を成長させ、ひきつづき
全面にスパツタ法により厚さ3000Åの白金シリ
サイド膜（PtSi膜）を堆積した後、フオトエツ
チング技術によりパターニングして酸化膜１０
３上にPtSiからなるゲート電極１０４を形成し
た（第３図ｂ図示）。
基板１０１を選択酸化して該基板１０１を分離
するためのフイールド酸化膜１０２を形成し
た。つづいて、1000℃の酸素雰囲気中で熱酸化
処理を施してフイールド酸化膜１０２で分離さ
れた島状の基板１０１領域（素子領域）に厚さ
250Åの酸化膜１０３を成長させ、ひきつづき
全面にスパツタ法により厚さ3000Åの白金シリ
サイド膜（PtSi膜）を堆積した後、フオトエツ
チング技術によりパターニングして酸化膜１０
３上にPtSiからなるゲート電極１０４を形成し
た（第３図ｂ図示）。
（） 次いで、ゲート電極１０４及びフイール
ド酸化膜１０２をマスクとして１×1012／cm2の
ドーズのリンイオンを60KeVの打込エネルギ
ーで酸化膜１０３を通して基板１０１表面に選
択的にイオン注入した（第３図ｃ図示）。つづ
いて、同様にゲート電極１０４及びフイールド
酸化膜１０２をマスクとして５×1014／cm2のド
ーズの砒素を700KeVの打込みエネルギーで酸
化膜１０３を通して基板１０１表面に選択的に
イオン注入した（第３図ｄ図示）。その後、窒
素雰囲気中で900℃、20分間程度の熱処理を行
なつてイオン注入したリン、砒素を活性化して
N+型のソース領域１０５及びドレイン領域１
０６を夫々形成した（第３図ｅ図示）。こうし
て形成されたソース、ドレイン領域１０５，１
０６は夫々上層１０５1，１０６1と下層１０５
２，１０６2の二層構造の拡散層よりなり、表面
に近い部分に形成された上層１０５1，１０６1
は比較的低濃度の拡散層よりなると共に、下層
１０５2，１０６2は比較的高濃度の拡散層より
なつている。本実施例の場合、上層１０５1，
１０６1は１×1017／cm3程度の不純物濃度を持
ち、0.15μｍ程度の厚さを有し、下層１０５2，
１０６2は１×1019／cm3程度の不純物濃度を持
ち、0.8μｍ程度の厚さを有する。
ド酸化膜１０２をマスクとして１×1012／cm2の
ドーズのリンイオンを60KeVの打込エネルギ
ーで酸化膜１０３を通して基板１０１表面に選
択的にイオン注入した（第３図ｃ図示）。つづ
いて、同様にゲート電極１０４及びフイールド
酸化膜１０２をマスクとして５×1014／cm2のド
ーズの砒素を700KeVの打込みエネルギーで酸
化膜１０３を通して基板１０１表面に選択的に
イオン注入した（第３図ｄ図示）。その後、窒
素雰囲気中で900℃、20分間程度の熱処理を行
なつてイオン注入したリン、砒素を活性化して
N+型のソース領域１０５及びドレイン領域１
０６を夫々形成した（第３図ｅ図示）。こうし
て形成されたソース、ドレイン領域１０５，１
０６は夫々上層１０５1，１０６1と下層１０５
２，１０６2の二層構造の拡散層よりなり、表面
に近い部分に形成された上層１０５1，１０６1
は比較的低濃度の拡散層よりなると共に、下層
１０５2，１０６2は比較的高濃度の拡散層より
なつている。本実施例の場合、上層１０５1，
１０６1は１×1017／cm3程度の不純物濃度を持
ち、0.15μｍ程度の厚さを有し、下層１０５2，
１０６2は１×1019／cm3程度の不純物濃度を持
ち、0.8μｍ程度の厚さを有する。
（） 次いで、全面に例えば厚さ8000Åの
CVD−SiO2膜（層間絶縁膜）１０７を堆積し、
コンタクトホール１０８……を開孔した後、
Al膜の蒸着、パターニングによりAl配線１０
９……を形成してＮチヤンネルMOSトランジ
スタを製造した（第３図ｇ図示）。
CVD−SiO2膜（層間絶縁膜）１０７を堆積し、
コンタクトホール１０８……を開孔した後、
Al膜の蒸着、パターニングによりAl配線１０
９……を形成してＮチヤンネルMOSトランジ
スタを製造した（第３図ｇ図示）。
しかして、本発明のMOSトランジスタはＰ型
シリコン基板１０１に低濃度不純物拡散層（上
層）１０５1，１０６1と高濃度不純物拡散層（下
層）１０５2，１０６2との二層構造からなるソー
ス、ドレイン領域１０５，１０６が設けられてい
る。このようにドレイン領域１０６の表面部分が
低濃度不純物拡散層１０６1によつて形成されて
いるため、ソース、ドレイン領域１０５，１０６
間に印加される電圧によつて生じる電界がドレイ
ン領域１０６近傍のチヤンネル領域表面に集中す
るのを回避できる。その結果、ドレイン領域１０
６付近での反転電圧の低下を抑制でき、しきい値
電圧の低下を防止できる。しかも、インパクトア
イオゼーシヨンの起こる確率を低下させ、ゲート
酸化膜中に飛び込むエレクトロン及びホールの数
を減少させ、デバイスの信頼性を著しく向上でき
る。
シリコン基板１０１に低濃度不純物拡散層（上
層）１０５1，１０６1と高濃度不純物拡散層（下
層）１０５2，１０６2との二層構造からなるソー
ス、ドレイン領域１０５，１０６が設けられてい
る。このようにドレイン領域１０６の表面部分が
低濃度不純物拡散層１０６1によつて形成されて
いるため、ソース、ドレイン領域１０５，１０６
間に印加される電圧によつて生じる電界がドレイ
ン領域１０６近傍のチヤンネル領域表面に集中す
るのを回避できる。その結果、ドレイン領域１０
６付近での反転電圧の低下を抑制でき、しきい値
電圧の低下を防止できる。しかも、インパクトア
イオゼーシヨンの起こる確率を低下させ、ゲート
酸化膜中に飛び込むエレクトロン及びホールの数
を減少させ、デバイスの信頼性を著しく向上でき
る。
また、ドレイン領域１０６は低濃度不純物拡散
層（上層）１０６1と高濃度不純物拡散層（下層）
１０６2とから構成されているため、抵抗値を該
下層の高濃度不純物拡散層１０６2により低く抑
えることができ、ひいてはデバイスの高速性の確
保できる。
層（上層）１０６1と高濃度不純物拡散層（下層）
１０６2とから構成されているため、抵抗値を該
下層の高濃度不純物拡散層１０６2により低く抑
えることができ、ひいてはデバイスの高速性の確
保できる。
更に、同様な理由によりドレイン領域１０６の
みならず、ソース領域１０５についても低濃度不
純物拡散層１０５1と高濃度不純物拡散層１０５2
とからなる二層構造になつても不都合はないた
め、従来の第２図図示の構造のように新たなマス
ク合せ等が不要となり、製造プロセスの煩雑化を
避けることができる。
みならず、ソース領域１０５についても低濃度不
純物拡散層１０５1と高濃度不純物拡散層１０５2
とからなる二層構造になつても不都合はないた
め、従来の第２図図示の構造のように新たなマス
ク合せ等が不要となり、製造プロセスの煩雑化を
避けることができる。
またこのような構造のトランジスタは特にトラ
ンジスタのソース領域とドレイン領域とを反転さ
せて用いる必要のある場合、例えばメモリセルの
トランスフアーゲート等に用いる場合、等に有効
である。
ンジスタのソース領域とドレイン領域とを反転さ
せて用いる必要のある場合、例えばメモリセルの
トランスフアーゲート等に用いる場合、等に有効
である。
なお、第３図ｇ図示の構造のＮチヤンネル
MOSトランジスタではソース領域１０５、ドレ
イン領域１０６を構成する不純物拡散層１０５2，
１０６2は高濃度であるため、チヤンネル長が短
くなるに伴なつてそれらソース、ドレイン領域１
０５，１０６間でパンチスルー電流が流れ易くな
るが、それら領域１０５，１０６近傍のチヤンネ
ル領域中の不純物濃度を高く設定することにより
容易にパンチスルー電流を発生を防止できる。
MOSトランジスタではソース領域１０５、ドレ
イン領域１０６を構成する不純物拡散層１０５2，
１０６2は高濃度であるため、チヤンネル長が短
くなるに伴なつてそれらソース、ドレイン領域１
０５，１０６間でパンチスルー電流が流れ易くな
るが、それら領域１０５，１０６近傍のチヤンネ
ル領域中の不純物濃度を高く設定することにより
容易にパンチスルー電流を発生を防止できる。
また、同ソース、ドレイン領域１０５，１０６
表面側の不純物拡散層１０５1，１０６1は低濃度
であるため、ソース、ドレイン領域１０５，１０
６とAl配線１０９，１０９との間に良好なオー
ミツクコンタクトをとるのが難しくなる場合があ
るが、CVD−SiO2膜１０７にコンタクトホール
１０８……を形成した後、該コンタクトホール１
０８……を通してＮ型不純物を選択的にソース、
ドレイン領域１０５，１０６表面側の低濃度不純
物拡散層１０５1，１０６1に拡散すれば良好なオ
ーミツクコンタクトをとることが可能となる。
表面側の不純物拡散層１０５1，１０６1は低濃度
であるため、ソース、ドレイン領域１０５，１０
６とAl配線１０９，１０９との間に良好なオー
ミツクコンタクトをとるのが難しくなる場合があ
るが、CVD−SiO2膜１０７にコンタクトホール
１０８……を形成した後、該コンタクトホール１
０８……を通してＮ型不純物を選択的にソース、
ドレイン領域１０５，１０６表面側の低濃度不純
物拡散層１０５1，１０６1に拡散すれば良好なオ
ーミツクコンタクトをとることが可能となる。
上記実施例では二層構造の不純物拡散層からな
るソース、ドレイン領域の形成を、いずれもＮ型
の不純物であるリン及び砒素をイオン注入するこ
とによつて行なつたが、これに限定されない。例
えば、予めＮ型の高濃度不純物拡散層を形成した
後、該拡散層の表面部分にボロン等のＰ型不純物
を拡散或いはイオン注入して低濃度のＮ型拡散層
を形成してもよい。また、チヤンネリングイオン
注入法を用いて一度に二層構造の不純物拡散層か
らなるソース、ドレイン領域を形成してもよい。
るソース、ドレイン領域の形成を、いずれもＮ型
の不純物であるリン及び砒素をイオン注入するこ
とによつて行なつたが、これに限定されない。例
えば、予めＮ型の高濃度不純物拡散層を形成した
後、該拡散層の表面部分にボロン等のＰ型不純物
を拡散或いはイオン注入して低濃度のＮ型拡散層
を形成してもよい。また、チヤンネリングイオン
注入法を用いて一度に二層構造の不純物拡散層か
らなるソース、ドレイン領域を形成してもよい。
上記実施例ではゲート電極をPtSiで形成した
が、これに限定されない。例えば、Ｗ，Mo，
Pd，Ptなどの金属、或いはPtを除くこれらの金
属のシリサイド、その他Ｐ，As，Ｂなどの不純
物をドープした多結晶シリコンから形成してもよ
い。
が、これに限定されない。例えば、Ｗ，Mo，
Pd，Ptなどの金属、或いはPtを除くこれらの金
属のシリサイド、その他Ｐ，As，Ｂなどの不純
物をドープした多結晶シリコンから形成してもよ
い。
上記実施例ではシリコン基板を用いたMOSト
ランジスタについて説明したが、絶縁基板上に半
導体膜を成長させたもの（例えばSOS基板等）を
用いてもよく、或いはGe，GaAsなど他の半導体
基板を用いることも可能である。
ランジスタについて説明したが、絶縁基板上に半
導体膜を成長させたもの（例えばSOS基板等）を
用いてもよく、或いはGe，GaAsなど他の半導体
基板を用いることも可能である。
以上詳述した如く、本発明によればチヤンネル
長の減少に伴なうしきい値電圧の低下や、チヤン
ネル領域でのインパクトアイオニゼーシヨンに基
づくデバイス信頼性の低下を防止すると共に、ソ
ース、ドレイン領域の低抵抗化を確保でき、もつ
て高性能、高速性、高信頼性のMOSトランジス
タ等の半導体装置を提供できる。
長の減少に伴なうしきい値電圧の低下や、チヤン
ネル領域でのインパクトアイオニゼーシヨンに基
づくデバイス信頼性の低下を防止すると共に、ソ
ース、ドレイン領域の低抵抗化を確保でき、もつ
て高性能、高速性、高信頼性のMOSトランジス
タ等の半導体装置を提供できる。
第１図はゲートチヤンネル長としきい値電圧と
の関係を示す特性図、第２図は従来の改良された
ＮチヤンネルMOSトランジスタの断面図、第３
図ａ〜ｆは本発明の一実施例であるＮチヤンネル
MOSトランジスタを得るための製造工程を示す
断面図である。 １０１……Ｐ型シリコン基板、１０２……フイ
ールド酸化膜、１０３……酸化膜、１０４……ゲ
ート電極、１０５……Ｎ型ソース領域、１０６…
…Ｎ型ドレイン領域、１０５1，１０６1……低濃
度不純物拡散層（上層）、１０５2，１０６2……
高濃度不純物拡散層（下層）、１０９……Al配
線。
の関係を示す特性図、第２図は従来の改良された
ＮチヤンネルMOSトランジスタの断面図、第３
図ａ〜ｆは本発明の一実施例であるＮチヤンネル
MOSトランジスタを得るための製造工程を示す
断面図である。 １０１……Ｐ型シリコン基板、１０２……フイ
ールド酸化膜、１０３……酸化膜、１０４……ゲ
ート電極、１０５……Ｎ型ソース領域、１０６…
…Ｎ型ドレイン領域、１０５1，１０６1……低濃
度不純物拡散層（上層）、１０５2，１０６2……
高濃度不純物拡散層（下層）、１０９……Al配
線。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体の表面に第２導電型
のソース、ドレイン領域を設け、かつ前記ソー
ス、ドレイン領域間に位置するチヤンネル領域を
少なくとも含む部分上にゲート絶縁膜を介してゲ
ート電極を設けた構造の半導体装置において、 前記ソース、ドレイン領域のうち少なくとも前
記ドレイン領域は、少なくとも前記チヤンネル領
域側に位置する部分が上層と下層とから形成され
ると共に前記各層の前記チヤンネル領域側の接合
が互いに一致した構造を有し、かつ前記上層の不
純物濃度が前記下層の不純物濃度より低く設定さ
れていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161652A JPS5950562A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置 |
| US06/531,618 US4506279A (en) | 1982-09-17 | 1983-09-13 | Metal-oxide-semiconductor device with bilayered source and drain |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161652A JPS5950562A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5950562A JPS5950562A (ja) | 1984-03-23 |
| JPH0460352B2 true JPH0460352B2 (ja) | 1992-09-25 |
Family
ID=15739251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161652A Granted JPS5950562A (ja) | 1982-09-17 | 1982-09-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4506279A (ja) |
| JP (1) | JPS5950562A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672419A (en) * | 1984-06-25 | 1987-06-09 | Texas Instruments Incorporated | Metal gate, interconnect and contact system for VLSI devices |
| JP2609619B2 (ja) * | 1987-08-25 | 1997-05-14 | 三菱電機株式会社 | 半導体装置 |
| JPH0254537A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
| JP2510710B2 (ja) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| US6344413B1 (en) * | 1997-12-22 | 2002-02-05 | Motorola Inc. | Method for forming a semiconductor device |
| KR100640207B1 (ko) * | 1999-10-29 | 2006-10-31 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
| CN101872737A (zh) * | 2010-01-28 | 2010-10-27 | 中国科学院上海微***与信息技术研究所 | 一种抑制soi浮体效应的mos结构及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239381A (en) * | 1975-09-22 | 1977-03-26 | Ibm | Insulated gate fet transistor |
| JPS5946084A (ja) * | 1982-09-09 | 1984-03-15 | Mitsubishi Electric Corp | 電界効果型トランジスタおよびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3946419A (en) * | 1973-06-27 | 1976-03-23 | International Business Machines Corporation | Field effect transistor structure for minimizing parasitic inversion and process for fabricating |
| IT1044690B (it) * | 1974-11-11 | 1980-04-21 | Siemens Ag | Dispositivo con due transistori a effetto di campo complementari |
| JPS5372471A (en) * | 1976-12-10 | 1978-06-27 | Hitachi Ltd | Mis type semiconductor device |
| JPS53128281A (en) * | 1977-04-15 | 1978-11-09 | Hitachi Ltd | Insulated gate field effect type semiconductor device for large power |
-
1982
- 1982-09-17 JP JP57161652A patent/JPS5950562A/ja active Granted
-
1983
- 1983-09-13 US US06/531,618 patent/US4506279A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239381A (en) * | 1975-09-22 | 1977-03-26 | Ibm | Insulated gate fet transistor |
| JPS5946084A (ja) * | 1982-09-09 | 1984-03-15 | Mitsubishi Electric Corp | 電界効果型トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5950562A (ja) | 1984-03-23 |
| US4506279A (en) | 1985-03-19 |
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