JP2000305895A - 非同期インターフェース - Google Patents

Abstract

(57)【要約】 【課題】 必要最少限のバッファ構成で、データの受け
渡しタイミングの保証の容易な非同期インターフェース
を提供する。 【解決手段】 非同期インターフェースは、ライトバッ
ファ２０、２１、リードバッファ４５へのデータの書き
込みをクロック１０に同期して、ライトバッファ２５、
リードバッファ４０、４１へのデータの書き込みをクロ
ック１１に同期して行なうことで、クロック１０とクロ
ック１１の間のデータの同期化を行なっている。この
際、ライトバッファ２０、２１、リードバッファ４５へ
のデータの書き込みは、クロック１０とクロック１１の
間のデータの受け渡しの安全なタイミングを通知する同
期信号１２のアサートされたサイクルでのみ許可され
る。これにより、少ないバッファ構成でタイミングの保
証の容易な非同期インターフェースを実現している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータおよ
びディジタル製品分野に属し、より具体的には周波数の
異なるクロックに同期した回路の間のデータ転送制御を
行なう非同期インターフェースに関するものであり、回
路規模の削減と転送タイミングの保証の容易化を図った
非同期インターフェースである。

【０００２】

【従来の技術】従来、周波数の異なるクロックに同期し
た回路の間のデータ転送制御を行なうための非同期イン
ターフェースとしては、特開平５−２２７１３６号に記
載されているようなＦＩＦＯ制御を行なうものが知られ
ている。

【０００３】この非同期インターフェースは図９に示す
ような構成で、クロック１０１０に同期して、ＦＩＦＯ
として構成されたバッファにデータを書き込み、クロッ
ク１０１１に同期してバッファからデータを読み出すも
のである。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来技術においては以下に述べるような問題がある。

【０００５】ＦＩＦＯのバッファ構成を最低限（２並
列）に抑えて、クロック１０１１側へノーウェイトのラ
イトアクセスを連続して行なわなくてはならない場合に
は、クロック１０１１側への書き込みデータを、データ
バリッド(正論理)がネゲートされてバッファデータがイ
ンバリッドになったのをうけて、次のクロック１０１０
の立ち上がりでバッファに書き込むことになる。しか
し、クロック１０１１とクロック１０１０の位相関係
は、それぞれの周波数が異なる場合、任意の関係となる
ため、図１０のタイミングチャートに示すように、クロ
ック１０１１側への書き込みデータが確定するのが、ク
ロック１０１０の立ち上がりまでに充分なセットアップ
タイムを経ることが出来ない場合が生じる。また図１１
のタイミングチャートに示すように、クロック１０１１
側への書き込みデータは、クロック１０１１の立ち上が
りから充分なホールドタイムを経ずに、クロック１０１
０の立ち上がりで書き換えられてしまい、誤ったデータ
として書き込まれてしまう場合が生じる。結果的にバッ
ファ構成を最低限に抑えた場合は、データの受け渡しタ
イミングの保証が困難となり、これを保証しようとする
と、余分にバッファを持って構成されていた。

【０００６】本発明はこのような問題点を鑑み、バッフ
ァ構成を最低限に抑えつつ、データの受け渡しタイミン
グの保証を容易にすることを図った非同期インターフェ
ースである。

【０００７】

【課題を解決するための手段】請求項１記載の非同期イ
ンターフェースは、周波数、位相の異なる第１のクロッ
クと第２のクロック間のデータ転送を行なうための非同
期インターフェースであって、並列に配置された複数系
統のバッファと、同期信号を生成する同期信号生成部
と、複数系統のバッファに格納されたデータを系統毎に
セレクトするセレクタを有し、複数系統のバッファへの
データの書き込みもしくは読み出しが、同期信号に基づ
いて決定されるタイミングで行なわれる。

【０００８】請求項２記載の非同期インターフェース
は、同期信号生成部が、安定なデータ受け渡しタイミン
グを通知する同期信号を生成するため、第２のクロック
の立ち上がり毎に値を反転し、かつ互いに排他的な論理
をとる第１のフリップフロップと第４のフリップフロッ
プと、第１のクロックの立ち下がりで第１のフリップフ
ロップの値を取り込む第２のフリップフロップと、第１
のクロックの立ち下がりで第２のフリップフロップの値
を取り込む第３のフリップフロップと、第１のクロック
の立ち下がりで第４のフリップフロップの値を取り込む
第５のフリップフロップと、第１のクロックの立ち下が
りで第５のフリップフロップの値を取り込む第６のフリ
ップフロップとを有し、同期信号が、第２のフリップフ
ロップの値と第３のフリップフロップの値を論理反転し
た値との論理積と、第５のフリップフロップの値と第６
のフリップフロップの値を論理反転した値との論理積と
の論理和によって与えられる。

【０００９】請求項３記載の非同期インターフェース
は、同期信号生成部が、安定なデータ受け渡しタイミン
グを通知する同期信号を生成するため、同期信号生成部
が、第２のクロックの立ち上がり毎にセットされる第１
のフリップフロップと、第１のクロックの立ち下がりで
第１のフリップフロップの値を取り込む第２のフリップ
フロップを有し、第１のフリップフロップが第２のフリ
ップフロップがセットされた場合にリセットされ、同期
信号が第２のフリップフロップの値で与えられる。

【００１０】

【発明の実施の形態】本発明の実施形態について図１か
ら図８を用いて説明する。

【００１１】図２は本発明による非同期インターフェー
スを用いた情報システムの構成例であり、非同期インタ
ーフェース１、メモリインターフェース３、メモリ４、
ＣＰＵ２で構成される。ＣＰＵ２はバス制御機能を有し
ており、非同期インターフェース１とは後に非同期イン
ターフェース１の動作で説明するようにハンドシェーク
を行なってデータの授受を行なっている。またメモリイ
ンターフェース３はメモリ４としてＳＤＲＡＭなどのバ
ースト転送をサポートするようなメモリとのインターフ
ェースを行なうもので、非同期インターフェース１と
は、ノーウェイトの連続アクセスを行なうことが要求さ
れるものである。このメモリインターフェース３と非同
期インターフェース１とのプロトコルもハンドシェーク
となっている。ＣＰＵ２とメモリインターフェース３
は、位相関係の保証されない異なる周波数で動作し、Ｃ
ＰＵ２へのクロック１０の周波数は、メモリインターフ
ェース３へのクロック１１の周波数より高い周波数であ
る。

【００１２】図１は本発明の非同期インターフェース１
の構成を示したものである。非同期インターフェース１
はおおまかに、同期信号生成部５、ライトデータ制御部
６、リードデータ制御部７から構成される。

【００１３】同期信号生成部５は、クロック１０、クロ
ック１１、リセット１２０を入力とし、同期信号１２を
出力する箇所である。同期信号１２は、異なる周波数ド
メインのデータの受け渡しを安定なタイミングで行なえ
るタイミングを通知するための信号である。

【００１４】ライトデータ制御部６は、クロック１０側
からクロック１１側へのデータ転送、同期化制御を行な
う箇所である。ライトデータ制御部６は、ライトバッフ
ァ２０、ライトバッファ２１、セレクタ２２、ライトバ
ッファ２５、ライトバッファバリッドフラグ２３、ライ
トバッファバリッドフラグ２４、ライトバッファバリッ
ドフラグ２６、ライトバッファバリッドフラグ２７、ラ
イトバッファセレクト２０２、ライトバッファセレクト
２０５から構成される。ライトバッファ２０、ライトバ
ッファ２１、ライトバッファ２５、ライトバッファバリ
ッドフラグ２３、ライトバッファバリッドフラグ２４、
ライトバッファバリッドフラグ２６、ライトバッファバ
リッドフラグ２７、ライトバッファセレクト２０２、ラ
イトバッファセレクト２０５はそれぞれＤフリップフロ
ップであり、とりわけライトバッファ２０、ライトバッ
ファ２１、ライトバッファ２５はロード／ホールド端子
（ＬＨ）のついた、ロードホールド型フリップフロップ
であり、ライトバッファバリッドフラグ２３、ライトバ
ッファバリッドフラグ２４、ライトバッファセレクト２
０２の１ビット目、ライトバッファセレクト２０５の１
ビット目は、ロード／ホールド端子（ＬＨ）とリセット
端子（Ｒ）のついたリセット端子つきロードホールド型
フリップフロップであり、ライトバッファバリッドフラ
グ２４、ライトバッファセレクト２０２の０ビット目、
ライトバッファセレクト２０５の０ビット目は、セット
端子（Ｓ）のついたセット端子つきロードホールド型フ
リップフロップである。

【００１５】リードデータ制御部７は、クロック１１側
からクロック１０側へのデータ転送、同期化制御を行な
う箇所である。リードデータ制御部７は、リードリクエ
ストバリッドフラグ３３、リードリクエストバリッドフ
ラグ３４、リードリクエストバリッドフラグ３６、リー
ドリクエストバリッドフラグ３７、リードリクエストセ
レクト３０５、リードリクエスト１１１、リードバッフ
ァ４０、リードバッファ４１、リードバッファ４５、セ
レクタ４２、リードバッファセレクト４０５、リードバ
ッファバリッドフラグ４３、リードバッファバリッドフ
ラグ４４、リードバッファバリッドフラグ４６、データ
アクノリッジ１０６で構成される。

【００１６】リードリクエストバリッドフラグ３３、リ
ードリクエストバリッドフラグ３４、リードリクエスト
バリッドフラグ３６、リードリクエストバリッドフラグ
３７、リードリクエストセレクト３０５、リードリクエ
スト１１１、リードバッファ４０、リードバッファ４
１、リードバッファ４５、リードバッファセレクト４０
２、リードバッファセレクト４０５、リードバッファバ
リッドフラグ４３、リードバッファバリッドフラグ４
４、リードバッファバリッドフラグ４６、データアクノ
リッジ１０６はそれぞれＤフリップフロップであり、と
りわけリードバッファ４０、リードバッファ４１、リー
ドバッファ４５はロード／ホールド端子（ＬＨ）のつい
た、ロードホールド型フリップフロップであり、リード
リクエストバリッドフラグ３３、リードリクエストバリ
ッドフラグ３４、リードリクエストバリッドフラグ３
６、リードリクエストバリッドフラグ３７、リードリク
エストセレクト３０５の１ビット目、リードバッファバ
リッドフラグ４３、リードバッファバリッドフラグ４
４、リードバッファセレクト４０２の１ビット目と、リ
ードバッファセレクト４０５の１ビット目は、ロード／
ホールド端子（ＬＨ）とリセット端子（Ｒ）のついたリ
セット端子つきロードホールド型フリップフロップであ
り、リードリクエストセレクト３０５の０ビット目、リ
ードバッファセレクト４０２の０ビット目、リードバッ
ファセレクト４０５の０ビット目は、ロード／ホールド
端子（ＬＨ）とセット端子（Ｓ）のついたセット端子つ
きロードホールド型フリップフロップである。

【００１７】非同期インターフェース１の動作を図３、
図４のタイミングチャートを用いて説明する。

【００１８】図３はクロック１０同期側の回路からクロ
ック１１同期側の回路へのデータの転送、つまり、クロ
ック１０側をマスタとしてみた場合のライトアクセスの
動作タイミングを示したタイミングチャートである。

【００１９】まず、（最初のアクセスでは）サイクルｍ
１でライトリクエスト１００（負論理）がアサートされ
る。ライトリクエスト１００はデータ入力１０３のデー
タが転送する有効なデータであることを通知し、クロッ
ク１１側へのデータ転送を要求する信号であり、リクエ
ストアクノリッジ１０２（負論理）を非同期インターフ
ェース１がアサートしているクロック１０の立ち上がり
エッジまで有効なデータとともにアサートされ続ける。

【００２０】非同期インターフェース１は、ライトリク
エスト１００がアサートされていたら、このデータ入力
１０３のデータを同期信号１２（正論理）のアサートさ
れているサイクル、例えばサイクルｍ２でライトバッフ
ァ２０、またはライトバッファ２１に書き込む。ライト
バッファ２０、またはライトバッファ２１のいずれに書
き込むかは、ラッチイネーブル２００（正論理）がアサ
ートされた場合はライトバッファ２０に、ラッチイネー
ブル２０１（正論理）のアサートされた場合はライトバ
ッファ２１に書き込まれる。ラッチイネーブル２００は
２ビットから成るライトバッファセレクト２０２（正論
理）の０ビット目がアサートされていて、ライトバッフ
ァ２０に同期化されていない有効なデータがあることを
示すライトバッファバリッドフラグ２３（正論理）がセ
ットされていない場合にアサートすることができ、ラッ
チイネーブル２０１はライトバッファセレクト２０２の
１ビット目がアサートされていて、ライトバッファ２０
に同期化されていない有効なデータがあることを示すラ
イトバッファバリッドフラグ２４（正論理）がセットさ
れていない場合にアサートすることができる。ライトバ
ッファセレクト２０２の０，１ビットは排他的にどちら
かのビットがアサートされるよう構成されており、ラッ
チイネーブル２００、２０１のいずれかがアサートされ
た立ち上がりエッジでアサートされるビットが切り換わ
るようになっている。図３の例では、サイクルｍ２では
ラッチイネーブル２００がアサートされ、ライトバッフ
ァ２０にデータ入力１０３のデータが書き込まれる。

【００２１】ライトバッファ２０、２１にデータが書き
込まれるのと同じサイクルで、それぞれライトバッファ
バリッドフラグ２３、２４がセットされる。このライト
バッファバリッドフラグ２３、２４はそれぞれラッチイ
ネーブル２００、２０１をロード信号としてハイレベル
をラッチするようになっている。図３の例では、サイク
ルｍ２でライトバッファバリッドフラグ２３がセットさ
れている。

【００２２】クロック１１に同期するためのデータはセ
レクタ２２によって、ライトバッファ２０または２１の
データからセレクトされる。セレクタ２２でのセレクト
は、２ビットから成るライトバッファセレクト２０５
（正論理）の０ビット目がアサートされている場合はラ
イトバッファ２０のデータが、１ビット目がアサートさ
れている場合はライトバッファ２１の値がセレクトされ
る。ライトバッファセレクト２０５の０，１ビットは排
他的にどちらかのビットがアサートされるよう構成され
ており、ラッチイネーブル２１０（正論理）がアサート
されたクロック１１の立ち上がりエッジでアサートされ
るビットが切り換わるようになっている。

【００２３】ライトバッファバリッドフラグ２６（正論
理）、およびライトバッファバリッドフラグ２７（正論
理）はクロック１１の立ち上がりでそれぞれライトバッ
ファバリッドフラグ２３、２４の値を格納する。ライト
バッファバリッドフラグ２６がセットされている場合
は、ライトバッファバリッドフラグ２３がリセットさ
れ、ライトバッファバリッドフラグ２７がセットされて
いる場合は、ライトバッファバリッドフラグ２４がリセ
ットされる。

【００２４】ライトバッファ２５へのデータの書き込み
は、ライトバッファバリッドフラグ２３と２４の論理和
によるラッチイネーブル２１０がアサートされたクロッ
ク１１の立ち上がりで行なわれる。このライトバッファ
２５へのデータの書き込みが異なるクロックドメイン間
でのデータの受渡し箇所となるが、後述するように同期
信号１２のアサートされたクロック１０の立ち上がりエ
ッジと、クロック１１の立ち上がりエッジとは、最低の
位相間隔が保証可能なため、不安定なデータの受渡しが
行なわれることがない。ちなみにライトバッファ２５
は、クロック１１側への転送タイミングを緩和するため
のものであり、クロック１１側で充分高速に動作可能な
場合には、必ずしも必要はない。

【００２５】クロック１１に同期する回路へのデータ出
力の通知は、ライトリクエスト１１０（負論理）をアサ
ートして行なう。ライトリクエスト１１０は、ラッチイ
ネーブル２１０がアサートされたクロック１１の立ち上
がりで行なわれ、いったんアサートされるとアクノリッ
ジ１１２（負論理）がアサートされたクロック１１の立
ち上がりまでアサートされ、ライトバッファ２５の値で
あるデータ出力１１３が有効な出力データであることを
通知する。図３の例ではｓ１でライトリクエスト１１０
がアサートされ、ノーウェイトでアクノリッジ１１２が
アサートされたためサイクルｓ２の立ち上がりで最初の
アクセスを完了している。

【００２６】以上では図３の例について、最初のデータ
（ｗｄ０）の転送について説明してきたが、サイクルｍ
２から転送される次のデータ（ｗｄ１）は、サイクルｍ
５でライトバッファ２１に、サイクルｓ２でライトバッ
ファ２５に書き込まれてクロック１１に同期したデータ
となっている。さらに次のサイクルｍ５からのデータ
（ｗｄ２）は、最初のデータ（ｗｄ０）がすでにクロッ
ク１１に同期化されて転送済みなので再びライトバッフ
ァ２０に書き込むことが可能である。以上のようにクロ
ック１０側からクロック１１側への転送では、ライトバ
ッファ２０、２１へ交互にデータを書き込むことによっ
て同期化を実現させている。

【００２７】次に以下ではクロック１１同期側の回路か
らクロック１０同期側の回路へのデータの転送を説明す
る。図４はクロック１１同期側の回路からクロック１０
同期側の回路へのデータの転送、つまり、クロック１０
側をマスタとしてみた場合のリードアクセスの動作タイ
ミングを示したタイミングチャートである。

【００２８】まず、（最初のアクセスでは）サイクルｍ
１でリードリクエスト１０１（負論理）がアサートされ
る。リードリクエスト１０１はクロック１１側のデータ
の読み出しを要求する信号であり、リクエストアクノリ
ッジ１０２（負論理）を非同期インターフェース１がア
サートしているクロック１０の立ち上がりエッジまでア
サートされる。

【００２９】非同期インターフェース１はリードリクエ
スト１０１がアサートされていたら、同期信号１２のア
サートされているサイクル、例えばサイクルｍ２でリー
ドリクエストバリッドフラグ３３（正論理）、リードリ
クエストバリッドフラグ３４（正論理）のいずれかをセ
ットする。リードリクエストバリッドフラグ３３、３４
の書き込みについては、２ビットから成るリードリクエ
ストセレクト３０５（正論理)の０ビット目がアサート
されている場合はリードリクエストバリッドフラグ３３
が、１ビット目がアサートされている場合はリードリク
エストバリッドフラグ３４が書き込み可能となる。リー
ドリクエストセレクト３０５の０，１ビットは排他的に
どちらかのビットがアサートされるよう構成されてお
り、リードリクエストバリッドフラグ３３、３４のいず
れかがセットされる度に、リードリクエストセレクト３
０５のセットされるビットが切り替わるようになってい
る。図４の例ではサイクルｍ２でリクエストバリッドフ
ラグ３３がセットされる。

【００３０】リードリクエストバリッドフラグ３６（正
論理）、およびリードリクエストバリッドフラグ３７
（正論理）はクロック１１の立ち上がりでそれぞれリー
ドリクエストバリッドフラグ３３、３４の値を格納す
る。リードリクエストバリッドフラグ３６がセットされ
ている場合は、リードリクエストバリッドフラグ３３が
リセットされ、リードリクエストバリッドフラグ３７が
セットされている場合は、リードリクエストバリッドフ
ラグ３３がリセットされる。

【００３１】クロック１１に同期する回路への読み出し
の要求は、リードリクエスト１１１（負論理）をアサー
トして行なう。リードリクエスト１１１は、リードリク
エストバリッドフラグ３３と３４の論理和によるリクエ
ストイネーブル３１０がアサートされたクロック１１の
立ち上がりでアサート、いったんアサートされるとアク
ノリッジ１１２（負論理）がアサートされたクロック１
１の立ち上がりまでアサートされる。図４の例ではｓ１
でリードリクエスト１１１がアサートされ、ノーウェイ
トでアクノリッジ１１２がアサートされたためサイクル
ｓ２の立ち上がりで最初のアクセスを完了している。

【００３２】リードアクセス時にはアクノリッジ１１２
をアサートするサイクルで、データ入力１１４が有効な
読み出しデータとなる。リードリクエスト１１１をアサ
ートしているサイクルで、アクノリッジ１１２がアサー
トされたら、非同期インターフェース１はデータ入力１
１４のデータを、リードバッファ４０またはリードバッ
ファ４１に書き込む。ラッチイネーブル４００は、リー
ドリクエスト１１１とアクノリッジ１１２の論理和の否
定を、リードバッファセレクト４０２（正論理）の０ビ
ット目と論理積したもので、ラッチイネーブル４００が
アサートされているクロック１１の立ち上がりで、リー
ドバッファ４０にデータ入力１１４のデータが書き込ま
れる。同様にラッチイネーブル４０１は、リードイネー
ブル１１１とアクノリッジ１１２の論理和の否定を、リ
ードバッファセレクト４０２（正論理）の１ビット目と
論理積したもので、ラッチイネーブル４００がアサート
されているクロック１１の立ち上がりで、リードバッフ
ァ４０にデータ入力１１４のデータが書き込まれる。

【００３３】２ビットから成るリードバッファセレクト
４０２の０，１ビットは排他的にどちらかのビットがア
サートされるよう構成されており、ラッチイネーブル４
００、４０１いずれかがアサートされる度に、アサート
されるビットが切り替わる。図４の例では、サイクルｓ
１でラッチイネーブル４００がアサートされ、サイクル
ｓ２の立ち上がりでリードバッファ４０にデータが書き
込まれる。

【００３４】リードバッファ４０、４１にデータが書き
込まれるのと同じサイクルで、それぞれリードバッファ
バリッドフラグ４３、４４がセットされる。このリード
バッファバリッドフラグ４３、４４はそれぞれラッチイ
ネーブル４００、４０１をロード信号としてハイレベル
をラッチするようになっている。図４の例では、サイク
ルｍでリードバッファバリッドフラグ４３がセットされ
る。

【００３５】リードバッファバリッドフラグ４６（正論
理）はクロック１０の立ち上がりでそれぞれリードバッ
ファバリッドフラグ４３と４４の論理和を格納する。ラ
イトバッファバリッドフラグ４６がセットされている場
合に、同期信号１２がアサートされていれば、リードバ
ッファバリッドフラグ４６はリセットされる。

【００３６】リードバッファ４５へのデータの書き込み
は、リードバッファバリッドフラグ４３と４４の論理和
と同期信号１２との論理積によるラッチイネーブル４１
０がアサートされたクロック１０の立ち上がりで行なわ
れる。リードバッファ４５へ書き込まれるデータはセレ
クタ４２で、セレクトされたリードバッファ４０もしく
はリードバッファ４１のデータが書き込まれる。

【００３７】セレクタ４２でのセレクトは、２ビットか
ら成るライトバッファセレクト４０５（正論理）の０ビ
ット目がアサートされている場合はリードバッファ４０
のデータが、１ビット目がアサートされている場合はリ
ードバッファ４１の値がセレクトされる。リードバッフ
ァセレクト４０５の０，１ビットは排他的にどちらかの
ビットがアサートされるよう構成されており、ラッチイ
ネーブル４１０（正論理）がアサートされたクロック１
１の立ち上がりエッジでアサートされるビットが切り換
わるようになっている。

【００３８】リードバッファ４５へのデータの書き込み
が異なるクロックドメイン間でのデータの受渡し箇所と
なる。ちなみにリードバッファ４５は、クロック１０側
への転送タイミングを緩和するためのものであり、クロ
ック１０側で充分高速に動作可能な場合には、必ずしも
必要はない。

【００３９】非同期インターフェース１はこうして読み
出したデータを転送するため、リードバッファ４５の値
であるデータ出力１０５のデータが有効な読み出しデー
タであることをデータアクノリッジ１０６（負論理）を
１サイクルアサートして通知する。データアクノリッジ
１０６はクロック１０の立ち上がりで、ラッチイネーブ
ル４１０の値をラッチしたものである。

【００４０】以上では図４の例について、最初のデータ
（ｒｄ０）の転送について説明してきたが、サイクルｍ
２からの次のリクエストは、サイクルｍ５でリードリク
エストバリッドフラグ３４がセットされて、サイクルｓ
２からスレーブへのアクセスを開始している。ここでリ
ードしたデータ（ｒｄ１）はサイクルｓ３でリードバッ
ファ４１に書き込まれ、サイクルｍ１０でリードバッフ
ァ４１に書き込まれて、クロック１０側に転送されてい
る。さらに次のサイクルｍ５からのリクエストでは、最
初のデータ（ｒｄ０）がすでにクロック１０に同期化さ
れて転送済みなので再びリードバッファ４０に書き込む
ことが可能である。以上のようにクロック１１側からク
ロック１０側への転送では、リードバッファ４０、４１
へ交互にデータを書き込むことによって同期化を実現さ
せている。

【００４１】なお、図１の構成では転送されるデータは
１ビットとしているが、ライトバッファ２０、２１、２
５、リードバッファ４０、４１、４５をそれぞれデータ
のビット幅の分持つ構成とすることで、その他の制御信
号は共通のままで、多ビットのデータ転送にも対応でき
る。

【００４２】図５に同期信号１２を生成する同期信号生
成部５の構成を示す。また、図６に図５の構成の同期信
号生成部５により同期信号１２が生成されるタイミング
チャートを示す。

【００４３】同期信号生成部５はそれぞれ、Ｄフリップ
フロップであるフリップフロップ５００、フリップフロ
ップ５０１、フリップフロップ５０２、フリップフロッ
プ５０３、フリップフロップ５０４、フリップフロップ
５０５で構成される。特にフリップフロップ５００はセ
ット端子つきフリップフロップであり、フリップフロッ
プ５０１はリセット端子つきフリップフロップである。

【００４４】フリップフロップ５００とフリップフロッ
プ５０１は、クロック１１の立ち上がり毎に値を反転す
る。フリップフロップ５００、５０１はシステムリセッ
ト時にそれぞれセット、リセットされ、以降互いに反転
した値をとる。フリップフロップ５０２とフリップフロ
ップ５０３は、クロック１０の立ち下がりエッジで、そ
れぞれフリップフロップ５００、５０１の値を取り込
む。そしてさらに、フリップフロップ５０４とフリップ
フロップ５０５がクロック１０の立ち下がりエッジで、
それぞれフリップフロップ５０２、５０３の値を取り込
んで１サイクル遅延させている。フリップフロップ５０
０がアサートされ、フリップフロップ５０２がネゲート
されているか、フリップフロップ５０１がアサートさ
れ、フリップフロップ５０３がネゲートされた場合に同
期信号１２がアサートされる。

【００４５】この同期信号１２は、クロック１１の立ち
上がりエッジからの最初のクロック１０の立ち下がりエ
ッジから、その次のクロック１０の立ち下がりエッジま
でアサートされる信号である。クロック１０に同期する
バッファ（ライトバッファ２０、２１、リードバッファ
４０、４１）を２並列で持てば、それぞれのバッファの
データの受け渡しはクロック１１の２サイクルに一回と
なる。そのため、クロック１０の周波数がクロック１１
の周波数より高いという関係のもとでは、同期信号１２
のアサートされたクロック１０の立ち上がりでクロック
１０に同期するバッファの書き換えを行えば、クロック
１１側のデータの受け渡しが行われるクロック１１の立
ち上がりエッジと、前述のクロック１０の立ち上がりか
らはクロック１０の半サイクル以上は離れることにな
る。そのため、セットアップ、ホールド時間としてクロ
ック１０半サイクルが保証される。

【００４６】クロック１０とクロック１１の位相関係に
よっては、クロック１０の立ち下がりエッジがクロック
１１の立ち上がりエッジから充分離れていないため、最
初の立ち下がりエッジでは同期信号１２がアサートされ
なずに、同期信号１２が次のクロック１０の立ち下がり
からアサートされる場合がある。この場合は同期信号１
２のアサートされているクロック１０の立ち上がりエッ
ジとデータの受け渡しの行われるクロック１１の立ち上
がりエッジとの間隔は、クロック１０の半サイクルを下
回ることになるが、最低でもクロック１０の半サイクル
からフリップフロップ５０２およびフリップフロップ５
０３のセットアップ時間を引いた時間は保証される。

【００４７】同期信号生成部５の構成としては図７のよ
うな構成も可能である。この図７の構成による同期信号
生成部５の動作タイミングのタイミングチャートを図８
に示す。

【００４８】この同期信号生成部５はＤフリップフロッ
プであるフリップフロップ６００とリップフロップ６０
１で構成される。フリップフロップ６００はリセット端
子つきフリップフロップである。この同期信号生成部５
には、リセット信号１２０は特に必要ない。

【００４９】フリップフロップ６００はクロック１１の
立ち上がりエッジでセットされる。フリップフロップ６
０１はフリップフロップ６００の値をクロック１０の立
ち下がりエッジで取り込む。フリップフロップ６００は
フリップフロップ６００がセットされるとリセットされ
る。フリップフロップ６０１の値が同期信号１２とな
る。

【００５０】なお、これまでの説明でのバスインターフ
ェースのプロトコルや各信号の正論理、負論理の違いに
ついては以上の例以外の構成も可能であることは明らか
である。

【００５１】

【発明の効果】請求項１記載の非同期インターフェース
によれば、複数並列の構成されたバッファの読み書き
を、周波数の異なる第１のクロックと第２のクロックの
間のデータの安定な受け渡しタイミングを通知する同期
信号に基づいて行なうことで、最少限のバッファ構成で
の、連続したデータアクセスを含むデータ転送時のデー
タ受け渡しのためのタイミングマージンの保証できる効
果がある。

【００５２】請求項２記載の非同期インターフェースに
よれば、ある第２のクロックの立ち上がりエッジから、
第１のクロック半サイクル以上経て、バッファデータの
書き換えが行なわれることで、データ受け渡しのための
充分なタイミングマージンを確保する効果がある。

【００５３】請求項３記載の非同期インターフェースに
よれば、第１のフリップフロップが第２のフリップフロ
ップがセットされた場合にリセットされることで、同期
信号生成部が小規模の回路で実現される効果がある。

【図面の簡単な説明】

【図１】本発明の非同期インターフェース１の構成図

【図２】本発明の非同期インターフェース１を用いた情
報システムの構成図

【図３】非同期インターフェース１の書き込みアクセス
のタイミングチャート

【図４】非同期インターフェース１の読み出しアクセス
のタイミングチャート

【図５】請求項２による同期信号生成部５の構成図

【図６】請求項２による同期信号生成部５の同期信号１
２生成のタイミングチャート

【図７】請求項３による同期信号生成部５の構成図

【図８】請求項３による同期信号生成部５の同期信号１
２生成のタイミングチャート

【図９】従来技術による非同期インターフェースの構成
図

【図１０】従来技術による非同期インターフェースでセ
ットアップエラーが生じる場合のタイミングチャート

【図１１】従来技術による非同期インターフェースでホ
ールドエラーが生じる場合のタイミングチャート

【符号の説明】

１ 非同期インターフェース ２ ＣＰＵ ３ メモリコントローラ ４ メモリ ５ 同期信号生成部 ６ ライトデータ制御部 ７ リードデータ制御部 １０、１１ クロック １２ 同期信号 ２０、２１、２５ ライトバッファ ２２、４２ セレクタ ２３、２４、２６、２７ ライトバッファバリッドフラ
グ ３３、３４、３６、３７ リードリクエストバリッドフ
ラグ ４０、４１、４５ リードバッファ ４３、４４、４６ リードバッファバリッドフラグ １００ ライトリクエスト １０１ リードリクエスト １０２ リクエストアクノリッジ １０３ データ入力 １０４ データ出力 １０６ データアクノリッジ １１０ ライトリクエスト １１１ リードリクエスト １１２ アクノリッジ １１３ データ出力 １１４ データ入力 １２０ リセット ２００、２０１、２１０、３１０、４００、４０１、４
１０ ラッチイネーブル ２０２、２０５ ライトバッファセレクト ３０５ リードリクエストセレクト ４０２、４０５ リードバッファセレクト

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１のクロックに同期した回路と第２のク
   ロックに同期した回路の間のデータ転送制御を行なう非
   同期インターフェースであって、並列に配置された複数
   系統のバッファと、前記複数系統のバッファに格納され
   たデータを系統毎にセレクトするセレクタと、前記第１
   のクロックと前記を有し、前記第２のクロックを入力と
   し、同期信号を生成する同期信号生成部を有し、前記複
   数系統のバッファへのデータの書き込みもしくは読み出
   しが、前記同期信号に基づいて決定されるタイミングで
   行なわれることを特徴とする非同期インターフェース。
2. 【請求項２】前記同期信号生成部が、前記第２のクロッ
   クの立ち上がり毎に値を反転し、かつ互いに排他的な論
   理をとる第１のフリップフロップと第４のフリップフロ
   ップと、前記第１のクロックの立ち下がりで前記第１の
   フリップフロップの値を取り込む第２のフリップフロッ
   プと、前記第１のクロックの立ち下がりで前記第２のフ
   リップフロップの値を取り込む第３のフリップフロップ
   と、前記第１のクロックの立ち下がりで前記第４のフリ
   ップフロップの値を取り込む第５のフリップフロップ
   と、前記第１のクロックの立ち下がりで前記第５のフリ
   ップフロップの値を取り込む第６のフリップフロップと
   を有し、前記同期信号が、前記第２のフリップフロップ
   の値と前記第３のフリップフロップの値を論理反転した
   値との論理積と、前記第５のフリップフロップの値と前
   記第６のフリップフロップの値を論理反転した値との論
   理積との論理和によって与えられることを特徴とする請
   求項１記載の非同期インターフェース。
3. 【請求項３】前記同期信号生成部が、前記第２のクロッ
   クの立ち上がり毎にセットされる第１のフリップフロッ
   プと、前記第１のクロックの立ち下がりで前記第１のフ
   リップフロップの値を取り込む第２のフリップフロップ
   を有し、前記第１のフリップフロップが第２のフリップ
   フロップがセットされた場合にリセットされ、前記同期
   信号が第２のフリップフロップの値で与えられることを
   特徴とする請求項１記載の非同期インターフェース。