JPS608919A - マイクロプロセツサにおけるクロツク制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はマイクロプロセッサにおけるクロック制御方式
に関する。

〔発明の技術的背景とその問題点〕

半導体技術の進歩により、マイクロプロセッサがいたる
ところに使用される様になってきた。

マイクロプロセッサは一般に同期式が多い。この同期式
のマイクロプロセッサは、一定周期のクロックが外部よ
り供給され、そのクロックに同期して各種制御を行なう
。従がって、マイクロプロセッサに供給するクロックの
周波数を高くすればするほど高速にコントロールできる
ことになるが、そのクロック周波数は、マイクロプロセ
ッサ自身に許容される最大周波数によって制限を受け、
更にメモリ等その周辺デバイスが追従しうる周波数にも
よっても制限を受ける。

第１図にマイクロプロセッサを核とする小型情報処理装
置の構成例を、第２図にそのパス動作のタイミングチャ
ートを示す。図において、１はマイクロプロセッサ、２
は主メモリ、３は入出力インターフェースユニットでア
リ、マイクロプロセ、す１が持つパスライン（アドレス
ライン６、データライン７）に共通に接続される。尚、
図中、４はクロック発生器、５はクロックライン、８は
パスサイクル終了を通知するパス応答信号ラインである
。

上記構成において、クロック発生器４により一様なりロ
ックが生成され、マイクロプロセッサ１に供給される。

その結果、マイクロプロセッサはＴ１　、Ｔ２　−Ｔｓ
　−Ｔ４　と連なるパスサイクルを形成する。

もし、主メモリ２に使用されたメモリ素子の応答速度（
読出し時間）が遅いものであれば、応答信号の出力を遅
らせ、その結果、パスサイクルＴ４を繰返す（Ｔ１→Ｔ
２→Ｔ３→Ｔ４→Ｔ４　）ことによりパスサイクルを終
了させている。

近年、半導体技術の進歩によって、マイクロプロセッサ
の高速化、メモリアドレス拡張等に見られるように、マ
イクロプロセッサを用いたシステムも大型化の傾向にあ
る。主記憶容量がある程度以上になれば、信頼性を確保
する上からも、ＦＣＣ（エラー訂正機能）等を付加する
必要が生じる。その結果、メモリアクセス時間がその分
だけ多く必要となり、ひいてはＴｉｅＴ２　、Ｔ３　、
Ｔ４のパスサイクルを守れなくなり、従がって、パスサ
イクルＴ４を伺回か必要なだけ繰返し遅れを吸収する方
式が採られていた。

この様に、せっか（高性能なマイクロプロセッサを使用
しても動作周波数がメモリ性能によって左右されるため
、装置自体のパフォーマンスの低下をきたす。

〔発明の目的〕

本発明は上記欠点をマイクロプロセッサに与えるクロッ
クとそれを制御する回路により克服し、マイクロプロセ
ッサ及びメモリの動作速度を最大限に生かし、装置のパ
フォーマンスの向上をはかったマイクロプロセッサにお
けるクロック制御方式を提供することを特徴とする特に
、ＥＣＣ機能付メモリに対するアクセス時、エラーがあ
る場合とない場合の制御において、パス終了時間を最も
条件の良い方のメモリアクセスに合わせ得る、クロック
制御回路を提供するものである。

〔発明の概要〕

本発明は上記目的を実現するため、マイクロプロセッサ
に供給するクロックの周期を主記憶のメモリエラーが確
認された時点でのみ長くすることを特徴とする。

即ち、ＥＣＣ機能付メモリを、パスを介してアクセスす
るマイクロプロセッサにおいて、発振器により生成され
る一連のクロックサイクルのうち、メモリエラーが確認
された箇所（メモリが追従できない）のパスサイクルの
み、その周波数を低く設定し、他のパスサイクルは許容
される最大周波数に設定するものである。

このことにより、マイクロプロセッサ及びメモリのパフ
ォーマンスを最大限に生かすことができる。

〔発明の実施例〕

以下、第３図以降を使用して本発明実施例につき詳細に
説明する。

５− 第３図は本発明が採用される情報処理装置の構成例を示
すブロック図である。

図において、１ノはマイクロプロセッサ、１２はＥＣＣ
機能付主メモリ、１３は入出力インターフェースユニッ
トであり、これらはマイクロプロセッサが持つパスライ
ン（アドレスライン１６．データライン７７）に共通に
接続される。旦は本発明により付加されるクロック制御
回路であり、第１図の従来例で示した発振器も含む。内
部構成等詳細については第４図で示す。このクロック制
御回路１４には上記主メモリ１２により、ライン１９を
介しメモリエラー信号（ＭＥＭ　ＥＲＲ）が供給される
。尚、図中、１５はクロック信号ライン、１８はパス応
答信号ラインである。

第４図は第３図に示したクロック制御回路−ＬΔ−を示
す回路実施例である。クロック制御回路工Ｌ〕−は、発
振器１４１、Ｊ−にフリップフロップ１４２、Ｄタイプ
フリップフロップ１４３．２個のアンド）ｆ−ト１４４
，１４５及びインパ６一 −夕１４６で構成される。

図において、発振器１４１出力はインバータ１４６を介
してＪ−にフリッグフロク７０１４２のクロック入力端
子へ供給される。フリップフロッグ１４２はマイクロゾ
ロセッサ１１に対しクロックを供給するために設けられ
る。このＪ−にフリップフロッグ１４２のＪ入力端子に
はアンドゲート１４４出力が、Ｋ入力端子にはアンドゲ
ート１４５出力がそれぞれ供給されている。Ｊ−にフリ
ッゾフロッｆ１４２のＱ出力がマイクロプロセッサ１１
へ供給されるパスサイクル信号（クロックＣＬＫ　）に
なると共にアンドダート１４５の一方の入力端子へ帰還
される。

又、テ出力はアンドダート１４４の一方の入力端子へ帰
還される。

Ｄタイプフリップフロップ１４３はメモリエラーを同期
化するために設けられるフリップフロッグであり、その
Ｑ出力はアンドグー）　３４４　。

１４５の他方の入力端子へ供給される。フリップフロッ
グ１４３のクリア端子（Ｒ）には外部より、ノクスサイ
クルのＴ４番目を示すＰ４　（フェーズ４　）信号が供
給されている。

第５図は本発明実施例の動作を示すタイミングチャート
である。図中、第４図と同一番号あるいは同一記号の付
されたブロックあるいは信号は第４図のそれと同一のも
のとする。

以下、笛５図に示したタイミングチャートを使用して本
発明実施例の動作につき詳述する。

マイクロプロセッサ１１にＥＣＣ機能付の主メモリ１２
が接続されている場合で、且つエラーが無い場合のメモ
リアクセスは、主記憶１２を構成するメモリ素子のスピ
ードであり、エラーが発生した場合のメモリアクセスに
限り、素子のスピードにＥＣＣによるエラー訂正時間が
加わる。

パスサイク／Ｉ／１（図中ＢＣＪ）は、メモリエラーが
存在しない場合のタイミングを示す。パス終了応答信号
（ライン１８）は、パスサイクルＴ３の前で出力され、
バスサイクルＴ３のクロックの立下りでマイクロプロセ
ッサ１１によってラッチされる。マイクロプロセッサ１
１は次のクロックで／？スサイクルＴ４の動作を終え処
理を終了する。

バスサイクル２（図中ＢＣ２）は、メモリエラー発生の
場合のタイミングを示す。パス終了応答信号（ライン１
８）は、・々クサイクル１と同じタイミングで出力され
、マイクロプロセッサ１ノは次のクロックで処理を終了
しようとする。ここでメモリエラー信号（ＭＥＭ　Ｅｌ
　）が発生すると、フリップフロッグ１４３は、この信
号を時刻ｔｌｓのタイミングでラッチ（このとき、この
フリップフロッグのクリア入力はＰ４となっており、イ
ンアクティブになっている）し、アンドダート１４４及
び１４５を閉じる。このことにより、フリップフロップ
１４２の入力を制御し、時刻ｔ１６でバスサイクルＴ４
が立下らないようにし、次の時刻ｔ１７でノ９スサイク
ルＴ４が立下るようにすることで、バスサイクルＴ４が
１クロツクで終了し、しかもメモリエラーデータも訂正
されたデータがマイクロプロセ９− ッサ１１に供給される。

従来方式だとマイクロプロセッサＪ１に一様のクロック
を与える場合、バスサイクルはバス終了応答信号で制御
せざるを得なかった。その場合だと、メモリエラーの検
出時間が、パス終了応答信号の最短時間に間に合わない
時は常にＷＡＴＴサイクルを挿入し、メモリ訂正を含め
たバスサイクルで動作せざるを得ない。本発明の様に、
マイクロプロセッサへ与えるクロックを制御することに
より、パス終了時間は最も条件の良い場合のメモリアク
セスに合わせることができる。

〔発明の効果〕

以上説明の如く本発明によれば、マイクロプロセッサに
供給するクロックをメモリエラーが確認されたときのみ
長くすることにより、マイクロプロセッサに接続される
メモリのｉ＋フォーマンスを無駄な（生かすことができ
る。又、マイクロプロセッサの動作周波数がメモリの動
作速度に制限されることがなくなるため、システ１０− ムトシての／？フォーマンスの向上にもつながる。

【図面の簡単な説明】

第１図はマイクロプロセッサを核とする従来の小形情報
処理装置の構成例を示すブロック図、第２図はそのマイ
クロプロセッサにおけるパス動作のタイミングチャート
、第３図は本発明が採用される情報処理装置の構成例を
示すブロック図、第４図は第３図におけるクロック制御
回路の実施例を示す回路図、第５図は本発明の動作を示
すタイミングである。 １１・・・マイクロプロセッサ、１２・・・ＥＣＣ機能
付主メモリ、±４　・・・クロック制御回路、１４１・
・・発振器、１４２．１４３・・・フリップフロップ、
１４４．１４５・・・アンドダート、１４６・・・イン
バータ。 出願人代理人　弁理士　鈴　江　武　彦１１− 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 外部からクロックの供給を受け、そのクロックに同期し
   てコントロールを行なうマイクロプロセッサと、このマ
   イクロプロセッサにパスを介して接続されるエラー訂正
   機能付主記憶とからなり、上記マイクロプロセッサに対
   し、供給すべきクロックの周期をあるタイミングでのみ
   可変とし、そのクロックを生成出力するクロック制御回
   路を付加し、このクロック制御回路により生成される一
   連のクロックサイクルにおいで、上記主記憶データのエ
   ラーが確認されたとき、そのエラーが確認された箇所の
   クロックサイクルのみその周波数を低く設定することを
   特徴とするマイクロプロセッサにおけるクロック制御方
   式。