JP3680975B2 - インタフェース回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、LSI(大規模集積回路)等の内部メモリと外部CPU(中央処理装置)とのインタフェースを司るインタフェース回路、特に内部メモリのリセット中にも外部CPUへレディ信号の出力を可能にしたインタフェース回路に関する。
【0002】
【従来の技術】
様々な機能をまとめたLSIと、これを制御するCPUの組み合わせにより、部品点数を減らすことが良く行なわれている。一方、LSIに内蔵するメモリはLSI内部からのアクセスも受け付けるように、インタフェース回路は内部クロックに同期する構成となっている。
このLSIに内蔵したメモリを外部のCPUから読み出すメモリ読出回路の1例を、図5に示す。なお、図5の各フリップフロップは図示されない内部クロックに同期し、リセット入力でリセットされるものとする。
【0003】
図5のタイムチャートを図8に示す。この図8を参照しつつ図5の動作について説明する。
外部CPUからのチップセレクト信号*CSとリードイネーブル信号*RDがともにアクティブ(ロー:Low)になったときに、外部CPUから読出し要求があるとして、ノアゲートNOR20によりRDRQ信号がハイ(High)になる。このRDRQ信号の立上がりをアンドゲートAND23で検出し、立上がり時にAND23出力が1クロック間だけHighになる。このAND23出力をJKフリップフロップ(JKFF)24のJ入力とすることにより、図示されないLSI内部メモリへの読出し要求MemRDをオン(ON)する。
【0004】
LSI内部メモリは、MemRDを受けるとデータを出力し、データ出力確定のタイミングでReady信号であるMemRDYを、1クロック間Highにする。メモリ読出し要求MemRDは、MemRDY信号がJKFF24のK端子に入力されることによりオフ(OFF)となる。このとき、LSI内部メモリのアドレスは、図示されない外部CPUから与えられる。LSI内部メモリからの出力データは、図6に示すデータ出力回路のD形フリップフロップ(DFF)31に、MemRDY信号がHighのタイミングで格納される。DFF31の内容は、RDRQ信号によって出力状態にされた入出力(I/O)バッファ32を介して、外部CPUへ与えられる。
【0005】
一方、レディ出力RDRDYは、MemRDY信号をDFF26で1クロック遅らせてJKFF27のJ端子に入力することにより得られる。これは、読み出しデータの出力よりも、外部CPUへの*Ready信号を遅らせるためである。この外部CPUへ出力する*Ready信号は、図7に示すレディ出力回路のNAND33により、RDRQ信号とRDRDY信号とのナンド論理をとって生成される。外部CPUは*Ready信号を受けると読み出し動作を完了し、信号*CSと*RDをノンアクティブ状態(High)にするので、ノアゲートNOR20によりRDRQ信号はLowとなる。このRDRQ信号の立ち下がり検出をAND25で行ない、立ち下がり時にAND25の出力が1クロック間Highになる。このAND25の出力をJKFF27のK端子に入力することにより、RDRDY信号をOFFする。
【0006】
【発明が解決しようとする課題】
ところで、LSIに様々な機能が要求されるに従い、機能毎に種々の周波数のクロックが必要となって来る。そこで、外部から与えられるクロックを倍周して出力するアナログPLL(phase locked loop)をLSIに入れ、LSI内部で必要な周波数のクロックを作り出すことが行なわれている。このアナログPLLはその初期状態から定常状態への移行中は出力が安定しないため、この間はLSI内部をリセットまたはクリア状態にする必要がある。しかるに、LSI内部がリセットまたはクリア状態でも、外部CPUでは既にリセットまたはクリア状態が解除されている場合もある。
【0007】
一方、外部CPUとのインタフェースは、LSI内部のクロックに同期したレジスタによって実現される。LSI内部リセット中はレジスタもリセット中であり、そのため外部CPUに対してレディ信号を返すことができず、このような場合に外部CPUが内部メモリにアクセスすると、レディ信号を待ち続けて動作不能になるという事態が生じることもある。
かかる不都合を回避するため、通常は外部CPUがループ等の時間消費によりLSI内部リセット時間が過ぎるまでアクセスを控えるか(前者の方式)、または、LSIからの信号ピンでの内部リセット解除通知によりアクセスを開始するようにしている(後者の方式)。
【0008】
しかしながら、前者の方式では安全のために待ち時間を長めにする必要があるが、CPUの種類が変われば演算速度も変わることから、ループ回数の調整も容易でないという問題がある。
また、後者の方式では特別にLSI信号ピンを必要とすること、または、初期化時1回だけの処理に割り込みやステータス入力用の手段を持たせる必要があるなどの問題がある。
したがって、この発明の課題は、内部メモリがリセット中でも、外部CPUによる読み出しを可能にすることにある。
【0009】
【課題を解決するための手段】
このような課題を解決すべく、この発明では、外部CPUと内部クロックに同期して動作する内部メモリとのインタフェースを司るインタフェース回路において、
前記外部CPUからの読み出し要求を検出する検出手段と、
リセット信号により前記内部メモリアクセスを不許可とされ、リセット信号がなく外部CPUからの読み出し要求がないときに内部メモリアクセスを許可されるアクセス手段と、
内部メモリアクセス不許可時には内部メモリに対する通常のデータ読み出しを抑制する一方、外部CPUから読み出し要求があったときはレディ信号を出力するメモリ読出手段と、
を備え、内部メモリのリセット中にも外部CPUへレディ信号の出力を可能にしている。
【0010】
すなわち、内部メモリのリセット中の外部CPUによる読み出しが、メモリ読出手段よりレディ信号が出力されることから、正常に行なわれる。なお、このとき、メモリ読出手段により通常のインタフェースである読出し要求信号の立ち上がり,立ち下がり検出が抑制されるので、レディ信号が誤出力されることはない。読出し中にリセットが解除されたときは、アクセス手段はクリアのままなので、メモリ読出手段にてリセット中の状態が継続される。
リセットが解除され外部CPUからの読出し要求もなければアクセス手段はセットされる。これにより、メモリ読出手段により従来と同じインタフェースで、外部CPUからの読出し要求を受け付けることが可能となる。
【0011】
【発明の実施の形態】
図1はこの発明によるメモリ読出回路の実施の形態を示す回路図、図2はアクセス回路の具体例を示す回路図、図3はレディ出力回路の具体例を示す回路図、図4は図1〜図3の動作を説明するためのタイムチャートである。
同図1のメモリ読出回路は図5と比較すれば明らかなように、従来のものにANDゲート14を付加して構成される。このANDゲート14にはACCSOK信号が入力され、この信号は図2に示すようなインバータ10,DFF11,JKFF12およびORゲート13からなるアクセス回路によって作成される。また、図3のレディ出力回路は図7に示す従来例に対し、インバータ15およびORゲート16を付加して構成され、ORゲート16にはレディ出力RDRDYとインバータ15を介するACCSOK信号とが入力されている。
【0012】
このような構成において、内部リセットがアクティブ(Low)のときは、アクセス回路のDFF11,JKFF12はクリア状態なので、ACCSOK信号はLowである。いま、外部CPUからアクセスすると(信号*CS,*RDともにLow)、信号RDRQがHighとなる。このとき、図1のDFF21以降の各フリップフロップはクリア状態であり、内部メモリへのアクセスは行なわれない(通常のインタフェースを抑制する)。また、図6のデータ出力回路のDFF31もクリア状態なので、I/Oバッファ32がRDRQ信号により出力状態になれば、“00”(16進〔H〕の零)が出力される。そして、従来はこの状態で、図7のレディ出力回路は*Ready信号がノンアクティブ(High)なので、外部CPUは“00”〔H〕のデータを読み出せないが、この発明では、図3のようにACCSOK信号を反転した信号によって*Ready信号をアクティブ(Low)の状態にできるので、“00”〔H〕のデータを読み出すことができる、というわけである。
【0013】
次に、上記のような構成において、アクセスの途中でリセットが解除されたときは、信号RDRQがHighの間は図2のアクセス回路のDFF11,JKFF12の出力は零のままなのでACCSOK信号はLow、したがってANDゲート14は開かないため、内部メモリへのアクセスは行なわれず、図6のデータ出力回路のDFF31も更新のためのMemRDYがLowのままなのでクリア状態が保持され、I/Oバッファ32からは“00”〔H〕のデータが出力される。また、図3のレディ出力回路により信号RDRQがHighの間は、*Ready信号がアクティブ(Low)の状態になる。したがって、アクセスの途中でリセットが解除されても、“00”〔H〕のデータを読み出すことができるのは、上記と同様である。
【0014】
その後、アクセスが終了して信号RDRQがLowになると、図2のアクセス回路のDFF11,JKFF12がセットされ、ACCSOK信号はHighとなる。このACCSOK信号は一度Highになると、JKFF12により次のリセットまでHighの状態を維持する。ACCSOK信号がHighになれば図1の回路は図5の回路と等価となり、したがって、外部CPUからの読み出し動作は図4に示すように図8と同様になり、MemRDY信号によりDFF31に格納されているデータが出力される。
【0015】
【発明の効果】
この発明によれば、内部メモリがリセット中の読み出しでもレディ信号が出力されるので、外部CPUは正常に読出し動作を完了することができる。また、リセット解除後は通常のインタフェースに戻るので、従来通りの動作となる。これにより、内部メモリがリセット中か否かに関わりなく、外部CPUはLSI内部メモリのアクセスが可能となるので、リセット完了までループで時間を消費したり、信号ピンを別途設けてリセット解除通知を受け取る必要を無くすことができる利点が得られる。
また、リセット解除後にLSI内部で初期化処理を行なう場合、初期化処理の終了で内部のレジスタに“00”〔H〕以外の例えば“FF”〔H〕等の値をセットすれば、外部CPUはレジスタからその値を読み出して“00”〔H〕でなければ、初期化は完了したものとして認識することが可能となる。なお、この場合は、レジスタはリセットでクリアされることが必要である。
【図面の簡単な説明】
【図1】この発明によるメモリ読出回路の実施の形態を示す回路図である。
【図2】アクセス回路の具体例を示す回路図である。
【図3】レディ出力回路の具体例を示す回路図である。
【図4】図1〜図3の動作を説明するためのタイムチャートである。
【図5】メモリ読出回路の従来例を示す回路図である。
【図6】データ出力回路の従来例を示す回路図である。
【図7】レディ出力回路の従来例を示す回路図である。
【図8】図5〜図7の動作を説明するためのタイムチャートである。
【符号の説明】
10,15,28…インバータ、11,21,22,26…D形フリップフロップ(DFF)、12,24,27…JKフリップフロップ(JFF)、13,16…ORゲート、14,23,25,29…ANDゲート、17,33…NANDゲート、20…NORゲート、31…イネーブル付D形フリップフロップ、32…I/Oバッファ。
Claims (1)
- 外部CPUと内部クロックに同期して動作する内部メモリとのインタフェースを司るインタフェース回路において、
前記外部CPUからの読み出し要求を検出する検出手段と、
リセット信号により前記内部メモリアクセスを不許可とされ、リセット信号がなく外部CPUからの読み出し要求がないときに内部メモリアクセスを許可されるアクセス手段と、
内部メモリアクセス不許可時には内部メモリに対する通常のデータ読み出しを抑制する一方、外部CPUから読み出し要求があったときはレディ信号を出力するメモリ読出手段と、
を備え、内部メモリのリセット中にも外部CPUへレディ信号の出力を可能にしたことを特徴とするインタフェース回路。
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JP07871598A JP3680975B2 (ja) | 1998-03-26 | 1998-03-26 | インタフェース回路 |
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JPH11272542A JPH11272542A (ja) | 1999-10-08 |
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JP (1) | JP3680975B2 (ja) |
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1998
- 1998-03-26 JP JP07871598A patent/JP3680975B2/ja not_active Expired - Fee Related
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