JPS6080175A - デ−タ識別回路 - Google Patents
デ−タ識別回路Info
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- JPS6080175A JPS6080175A JP58188386A JP18838683A JPS6080175A JP S6080175 A JPS6080175 A JP S6080175A JP 58188386 A JP58188386 A JP 58188386A JP 18838683 A JP18838683 A JP 18838683A JP S6080175 A JPS6080175 A JP S6080175A
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- JP
- Japan
- Prior art keywords
- signal
- phase
- circuit
- clock pulse
- phase shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
- G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、記録再生装置などの伝送系をII¥1りたデ
ジタル情報信号を復元するに好適なデータ識別回路に係
わり、特に、該デジタル信号の′1″、″O”のデータ
(すなわち、ビット、)の識別を確実に行なうデータ識
別回路に関する。
ジタル情報信号を復元するに好適なデータ識別回路に係
わり、特に、該デジタル信号の′1″、″O”のデータ
(すなわち、ビット、)の識別を確実に行なうデータ識
別回路に関する。
近年のビデオテープレコーダ(以下、VTRトいう)は
、記録トラックの狭幅化と磁気テープの走行速度の低下
による記録密度の向上が図かられ、増々小型化の傾向に
ある。この磁気テープの低速化によると、従来の高周波
バイアス法を用いた固定ヘッドによる音声信号の記録再
生方式は、周波数帯域幅の減少、再生時のS/Nの劣什
、ワウ、フラッタによる影響の増大化による再生音質の
劣化を生じせl−め、もはや、不適当なものとなってb
る。
、記録トラックの狭幅化と磁気テープの走行速度の低下
による記録密度の向上が図かられ、増々小型化の傾向に
ある。この磁気テープの低速化によると、従来の高周波
バイアス法を用いた固定ヘッドによる音声信号の記録再
生方式は、周波数帯域幅の減少、再生時のS/Nの劣什
、ワウ、フラッタによる影響の増大化による再生音質の
劣化を生じせl−め、もはや、不適当なものとなってb
る。
そこで、かかる問題的を解消する1つの方法として、音
声信号をパルス符号変調CPCM) してデジタル情報
信号とした後、時間軸圧縮し、映像信号が記録される記
録トラックの延長された部分であって1フイールドの映
像信号が記録された後、回転ヘッドがさらに磁気テープ
を走査する部分(以下、オーバラップ部という)に、バ
ースト状で時間間欠的に記録する方式(以下、オーバラ
ップPCM記録方式という)が提案されている。
声信号をパルス符号変調CPCM) してデジタル情報
信号とした後、時間軸圧縮し、映像信号が記録される記
録トラックの延長された部分であって1フイールドの映
像信号が記録された後、回転ヘッドがさらに磁気テープ
を走査する部分(以下、オーバラップ部という)に、バ
ースト状で時間間欠的に記録する方式(以下、オーバラ
ップPCM記録方式という)が提案されている。
第1図はかかるオーバラップPCM記録方式の一例を示
すトラックパターン図であって、MTは磁気テープ、C
E、 、 t“B、は夫々記録トラックであり、1.は
PCM音声信号が記録されている区間、t、は映像信号
が記録されている区間である。区間1.には、1フイー
ルドの映像信号が記録されており、区間t、には、1フ
イールドの時間長の音声信号がPCM変調され、時間軸
圧縮されて記録されている。矢印Y方向に回転する回転
ヘッド(図示せず)は、矢印X方向に走行する磁気テー
プMTf1回に区間t1と区間4とを走査し、2つの回
転ヘッドは変互に磁気テープMTf走査して順次記録ト
ラックCM、 、 C鳥+ ”1 r ・・・全形成あ
るいは再生走査する。一方の回転ヘッドがある記録トラ
ックの区間t、を走査しているとき、他方の回転ヘッド
は隣りの記録トラック終端部を走査しており、この意味
で両回転ヘッドは走査がオーバラップしてbて、この区
間1.が先のオーバラップ部である。
すトラックパターン図であって、MTは磁気テープ、C
E、 、 t“B、は夫々記録トラックであり、1.は
PCM音声信号が記録されている区間、t、は映像信号
が記録されている区間である。区間1.には、1フイー
ルドの映像信号が記録されており、区間t、には、1フ
イールドの時間長の音声信号がPCM変調され、時間軸
圧縮されて記録されている。矢印Y方向に回転する回転
ヘッド(図示せず)は、矢印X方向に走行する磁気テー
プMTf1回に区間t1と区間4とを走査し、2つの回
転ヘッドは変互に磁気テープMTf走査して順次記録ト
ラックCM、 、 C鳥+ ”1 r ・・・全形成あ
るいは再生走査する。一方の回転ヘッドがある記録トラ
ックの区間t、を走査しているとき、他方の回転ヘッド
は隣りの記録トラック終端部を走査しており、この意味
で両回転ヘッドは走査がオーバラップしてbて、この区
間1.が先のオーバラップ部である。
第2図は映像信号とPCM音声信号との関係を示すタイ
ミングチャートであシ、αは映像信号。
ミングチャートであシ、αは映像信号。
bはPCM音声信号、Cは記録トラックCH,(第1図
)の記録信号、dは記録トラックCH,(第1図)の記
録信号、T、は1フィールド期間であって回転ヘッドが
第1図の区間t、を走査する期間、TIは回転ヘッドが
第1図の区間t、を走査する期間である。
)の記録信号、dは記録トラックCH,(第1図)の記
録信号、T、は1フィールド期間であって回転ヘッドが
第1図の区間t、を走査する期間、TIは回転ヘッドが
第1図の区間t、を走査する期間である。
第2図から明らかなように、映像信号tLは時間的に連
続した信号であシ、PCM音声信号すは期間TI毎の間
欠信号である。第1図の記録トラックCM、は1方の回
転ヘッドによって形成され、記録トラックCM、は他方
の回転ヘッドによって形成され、映像信号aは1フィー
ルド期間T、毎に、また、PCM音声信号すは各間欠期
間T1毎に、夫々2つの回転ヘッドに又互に分配される
。夫々の回転ヘッド位1フィールド期間T、よりも期間
T、だけ長く磁気テープNT(第1図)を走査し、期間
TI走査する間にPCM音声信号が回転ヘッドに供給さ
れ、このために、記録トラックCE、の記録信号Cけ、
1つおきの期間T1がPCM音声信号で次に続く1フィ
ールド期間T、が映像信号である間欠信号であり、また
、記録トラックCE。
続した信号であシ、PCM音声信号すは期間TI毎の間
欠信号である。第1図の記録トラックCM、は1方の回
転ヘッドによって形成され、記録トラックCM、は他方
の回転ヘッドによって形成され、映像信号aは1フィー
ルド期間T、毎に、また、PCM音声信号すは各間欠期
間T1毎に、夫々2つの回転ヘッドに又互に分配される
。夫々の回転ヘッド位1フィールド期間T、よりも期間
T、だけ長く磁気テープNT(第1図)を走査し、期間
TI走査する間にPCM音声信号が回転ヘッドに供給さ
れ、このために、記録トラックCE、の記録信号Cけ、
1つおきの期間T1がPCM音声信号で次に続く1フィ
ールド期間T、が映像信号である間欠信号であり、また
、記録トラックCE。
の記録信号dは、記録信号Cよp時間1′りつれた間欠
信号である。
信号である。
ところで、オーバラップP CM記録方式においては、
通常、PCM音声信号はさらに変調されて記録される。
通常、PCM音声信号はさらに変調されて記録される。
このための変調方式の一例と【7て、バイフェーズマー
ク変調方式(「日経エレクトロニクスJ 1978年1
2月号F、12B)があり、これは、要するに、第3図
に示すように、周期Tのシリアルデータ列からなるPC
M音声信号aeNRZ (NOn−Retvbrn−Z
ero)信号すとし、その最小反転期間fTとすると、
とのNRZ信号ヲ″1゛′ビットで反転期間がT/2.
0”ビットで反転期間がTとなるように変調するもので
あり、この変調された信号(以下、パイフェーズマーク
信号トイう)Cから復調のためのクロックパルスの再生
、ビット(すなわち、データ)の復調を容易に行々うこ
とができる。
ク変調方式(「日経エレクトロニクスJ 1978年1
2月号F、12B)があり、これは、要するに、第3図
に示すように、周期Tのシリアルデータ列からなるPC
M音声信号aeNRZ (NOn−Retvbrn−Z
ero)信号すとし、その最小反転期間fTとすると、
とのNRZ信号ヲ″1゛′ビットで反転期間がT/2.
0”ビットで反転期間がTとなるように変調するもので
あり、この変調された信号(以下、パイフェーズマーク
信号トイう)Cから復調のためのクロックパルスの再生
、ビット(すなわち、データ)の復調を容易に行々うこ
とができる。
第4図はかかるバイフェーズマーク信号の再生回路の一
例を示すブロック図であって、210は磁気テープ、2
20は磁気ヘッド、1は再生増幅器、2は等什器、3は
積分回路、4はIJ ミッタである。
例を示すブロック図であって、210は磁気テープ、2
20は磁気ヘッド、1は再生増幅器、2は等什器、3は
積分回路、4はIJ ミッタである。
第5図は第4図の各部の信号ケ示す波形図であって、α
は磁気テープ210に記録されたフェーズマーク信号、
A、c、c!は第4図の同一符号が付された信号である
。
は磁気テープ210に記録されたフェーズマーク信号、
A、c、c!は第4図の同一符号が付された信号である
。
第4図、第5図において、磁気ヘッド220によってバ
イフェーズマーク信号αが記録された磁気テープ210
から再生された信号は、再生増幅器1で増幅されて等什
器2に供給され、波形等什された信号すが得られる。こ
の信号すは、再生過程にかける微分特性と帯域制限特性
にょシ、微分されるとともに、バイフェーズマーク信号
αの立上り、立下りのエツジ部分に対応したインパルス
が減衰してなめらかな波形となったもので、この微分特
性と逆の特性を有する積分回路3に供給され、零交叉点
がバイフェーズマーク信号αの反転点にほぼ一致した積
分された信号Cが得られる。この信号Cはリミッタ4に
供給され、振幅制限されるとともに充分増幅されて記録
されたバイフェーズマーク信号αに対応したバイフェー
ズマーク信号dが復元される。
イフェーズマーク信号αが記録された磁気テープ210
から再生された信号は、再生増幅器1で増幅されて等什
器2に供給され、波形等什された信号すが得られる。こ
の信号すは、再生過程にかける微分特性と帯域制限特性
にょシ、微分されるとともに、バイフェーズマーク信号
αの立上り、立下りのエツジ部分に対応したインパルス
が減衰してなめらかな波形となったもので、この微分特
性と逆の特性を有する積分回路3に供給され、零交叉点
がバイフェーズマーク信号αの反転点にほぼ一致した積
分された信号Cが得られる。この信号Cはリミッタ4に
供給され、振幅制限されるとともに充分増幅されて記録
されたバイフェーズマーク信号αに対応したバイフェー
ズマーク信号dが復元される。
復元されたバイフェーズ信号dは、このバイフェーズマ
ーク信号dからクロックパルスが再生されてこのクロッ
クパルスによりNRZ信号に復調されるのであるが、記
録再生に伴々う符号量干渉やジッター雑音の影響を除く
ために、復調される前に、データ識別が行なわれる。こ
のデータ識別は、再生されたクロックパルスによって復
元されたバイフェーズマーク信号dの各瞬時のレベルを
判定してデータの識別を行なうものであって、各データ
毎のレベル判定時点、すなわち、データ識別点をデータ
の境界から0.25Tの点と0751の点として、これ
らを最良のデータ識別点とするものである。
ーク信号dからクロックパルスが再生されてこのクロッ
クパルスによりNRZ信号に復調されるのであるが、記
録再生に伴々う符号量干渉やジッター雑音の影響を除く
ために、復調される前に、データ識別が行なわれる。こ
のデータ識別は、再生されたクロックパルスによって復
元されたバイフェーズマーク信号dの各瞬時のレベルを
判定してデータの識別を行なうものであって、各データ
毎のレベル判定時点、すなわち、データ識別点をデータ
の境界から0.25Tの点と0751の点として、これ
らを最良のデータ識別点とするものである。
第6図はかかるデータ識別を行なうデータ識別回路の一
従来例を示すブロック図であって、5は入力端子、6は
位相比較器、7はループフィルタ、8は電圧制御型発振
器(以下、VCOという)、9はリミッタ、10はD型
フリップフロップ(以下、D−FFと込う)、11.1
2は出力端子である。
従来例を示すブロック図であって、5は入力端子、6は
位相比較器、7はループフィルタ、8は電圧制御型発振
器(以下、VCOという)、9はリミッタ、10はD型
フリップフロップ(以下、D−FFと込う)、11.1
2は出力端子である。
同図において、第4図のリミッタ4で復元されたバイフ
ェーズマーク信号(第5図d)Fi、入力端子5から位
相比較器6とD−FF1(3とに供給される。位相比較
器6はループフィルタ7、VCOBとともにPLL (
フェーズロックドループ)を構成してかり、VCO8の
出力信号とバイフェーズマーク信号とを位相比較し、両
者の位相差信号を発生する。この位相差信号はジッター
雑音などの急激に変化する成分を除くループフィルタ7
を介してVCO8に供給され、このために、vco B
はバイフェーズマーク信号に周波数制御された出力信号
、すなわち、クロックパルスを発生する。
ェーズマーク信号(第5図d)Fi、入力端子5から位
相比較器6とD−FF1(3とに供給される。位相比較
器6はループフィルタ7、VCOBとともにPLL (
フェーズロックドループ)を構成してかり、VCO8の
出力信号とバイフェーズマーク信号とを位相比較し、両
者の位相差信号を発生する。この位相差信号はジッター
雑音などの急激に変化する成分を除くループフィルタ7
を介してVCO8に供給され、このために、vco B
はバイフェーズマーク信号に周波数制御された出力信号
、すなわち、クロックパルスを発生する。
このクロックパルスハ、バイフェーズマーク信号の最小
汐転期間T/2(第3図)に等しい周期のパルスであり
、リミッタ9で増幅され、出力端子12から図示しない
復調回路に供給されるとともにD−FF10にも供給さ
れる。
汐転期間T/2(第3図)に等しい周期のパルスであり
、リミッタ9で増幅され、出力端子12から図示しない
復調回路に供給されるとともにD−FF10にも供給さ
れる。
そこで、D−FF10にi、−いては、バイフェーズマ
ーク信号がデータ(ビット)当り2回づつクロックパル
スによってサンプリングホールドされ、データの識別が
行なわれてジッター雑音などが除去されたバイフェーズ
マーク信号が得られる。このバイフェーズマーク信号は
出力端子11から復調回路に供給される。
ーク信号がデータ(ビット)当り2回づつクロックパル
スによってサンプリングホールドされ、データの識別が
行なわれてジッター雑音などが除去されたバイフェーズ
マーク信号が得られる。このバイフェーズマーク信号は
出力端子11から復調回路に供給される。
ところで、かかるデータ識別過程においで、クロックパ
ルスはバイフェーズマーク信号に周波数が同期している
が、このクロックパルスによるデータ識別点がデータの
境界から025Tの点と075Tの点との最良識別点に
一致しているとはかぎらない。このために、バイフェー
ズマーク信号のアイ開口度が減少している点でデータ識
別を行なうこともあり、符号駒り率が大幅に増大するこ
とになる。
ルスはバイフェーズマーク信号に周波数が同期している
が、このクロックパルスによるデータ識別点がデータの
境界から025Tの点と075Tの点との最良識別点に
一致しているとはかぎらない。このために、バイフェー
ズマーク信号のアイ開口度が減少している点でデータ識
別を行なうこともあり、符号駒り率が大幅に増大するこ
とになる。
そこで、実際のデータ識別点と最良識別点とのずれをで
きるだけ零に抑える必要があり、このために、第7図に
示すように、位相制御回路16を備えたデータ識別回路
が提案された。なお第7図において、第6図に対応する
部分には同一符号をつけている。
きるだけ零に抑える必要があり、このために、第7図に
示すように、位相制御回路16を備えたデータ識別回路
が提案された。なお第7図において、第6図に対応する
部分には同一符号をつけている。
第7図において、位相制御回路13は位相検波器14と
位相シフト回路15とからなり、位相検波器14はバイ
フェーズマーク信号とリミッタ9からのクロックパルス
とが供給され、これら信号の位相差(すなわち、データ
識別点のずれ量)に和尚する検波出力信号を出力し、位
相シフト回路15はVCo 8からのクロックパルスを
位相シフトするものであって、位相検波器14からの検
波出力信号によって位相シフト量が制御される。
位相シフト回路15とからなり、位相検波器14はバイ
フェーズマーク信号とリミッタ9からのクロックパルス
とが供給され、これら信号の位相差(すなわち、データ
識別点のずれ量)に和尚する検波出力信号を出力し、位
相シフト回路15はVCo 8からのクロックパルスを
位相シフトするものであって、位相検波器14からの検
波出力信号によって位相シフト量が制御される。
かかる位相制御回路13によシ、リミッタ9から出力さ
れるクロックパルスは、D−FFiQにおいて、最良識
別点でデータ識別が行なわれるように、位相制御がなさ
れる。
れるクロックパルスは、D−FFiQにおいて、最良識
別点でデータ識別が行なわれるように、位相制御がなさ
れる。
ところで、かかるデータ識別回路は、一般に、IC(固
体回路)化がなされる。この場合、IC化されたデータ
識別回路が生産された段階で所定の性能を有しているか
否かを知るために、性能試験を行々う必要がある。この
性能試験の一環としてパイフェーズマーク信号とクロッ
クツ(ルスとの位相関係の測定が行なわれる。
体回路)化がなされる。この場合、IC化されたデータ
識別回路が生産された段階で所定の性能を有しているか
否かを知るために、性能試験を行々う必要がある。この
性能試験の一環としてパイフェーズマーク信号とクロッ
クツ(ルスとの位相関係の測定が行なわれる。
このためには、データ識別が行なわれる以前のパイフェ
ーズマーク信号と位相制御される前のVCOBからのク
ロックパルスとをIC°回路から外に引き出し、これら
の間の位相関係全検出することができなければなら々い
。しかし、このようにすると、浮遊容量々どの影響でパ
イフェーズマーク信号やクロックパルスに位相遅れが生
じ、データ識別における符号誤り率を増加させることに
なる。
ーズマーク信号と位相制御される前のVCOBからのク
ロックパルスとをIC°回路から外に引き出し、これら
の間の位相関係全検出することができなければなら々い
。しかし、このようにすると、浮遊容量々どの影響でパ
イフェーズマーク信号やクロックパルスに位相遅れが生
じ、データ識別における符号誤り率を増加させることに
なる。
要するに、従来のデータ識別回路は、これをIC(E−
1−ると、パイフェーズマーク信号やクロックパルスの
位相測定をすることができず、充分が性能試験を行なう
ことができないという欠点があった。
1−ると、パイフェーズマーク信号やクロックパルスの
位相測定をすることができず、充分が性能試験を行なう
ことができないという欠点があった。
本発明の目的は、上記従来技術の欠点を除き、符号誤り
高を増加させることなく、デジタル情報信号とクロック
パルスとの位相関係を測定することができ、IC化に適
したデータ識別回路を提供するにある。
高を増加させることなく、デジタル情報信号とクロック
パルスとの位相関係を測定することができ、IC化に適
したデータ識別回路を提供するにある。
この目的を達成するために、本発明は、位相ロックルー
プ中の電圧制御型発振器からのクロックパルスの位相を
制御する位相制御回路の制御ループに、外部より制御可
能なスイッチ回路ヲ設け、該スイッチ回路によって該位
相制御回路の動作状能を変化させることにより、該位相
制御回路の動作状態に応じた位相のクロックツ(ルスと
これらクロックパルスによってデータ識別されたデジタ
ル情報信号を得ることができるようにした点全特徴とす
る。
プ中の電圧制御型発振器からのクロックパルスの位相を
制御する位相制御回路の制御ループに、外部より制御可
能なスイッチ回路ヲ設け、該スイッチ回路によって該位
相制御回路の動作状能を変化させることにより、該位相
制御回路の動作状態に応じた位相のクロックツ(ルスと
これらクロックパルスによってデータ識別されたデジタ
ル情報信号を得ることができるようにした点全特徴とす
る。
以下、本発明の実施例を、デジタル情報信号としてパイ
フェーズマーク信号を例にとり、図面について説明する
。
フェーズマーク信号を例にとり、図面について説明する
。
第8図は本発明によるデータ識別回路の一実施例を示す
ブロック図であって、16は増幅器、17は遅延回路、
18Vs排他的オア回路、19は増幅器、20はバッフ
ァ、21はミラー積分回路、22は自動利得制御回路、
23はインバータ、24ハD −FF、 25.26は
排他的オア回路、27はアンドゲート、28は加算回路
、29はスイッチ回路、29′は切換スイッチ、30は
出力回路、201 、 202はコンデンサ、203は
抵抗、204はコンデンサ、205゜206はコイルで
あシ、点線で囲んだ部分がIC化されるものであって、
101〜11!IはこのIC′回路のビン端子である。
ブロック図であって、16は増幅器、17は遅延回路、
18Vs排他的オア回路、19は増幅器、20はバッフ
ァ、21はミラー積分回路、22は自動利得制御回路、
23はインバータ、24ハD −FF、 25.26は
排他的オア回路、27はアンドゲート、28は加算回路
、29はスイッチ回路、29′は切換スイッチ、30は
出力回路、201 、 202はコンデンサ、203は
抵抗、204はコンデンサ、205゜206はコイルで
あシ、点線で囲んだ部分がIC化されるものであって、
101〜11!IはこのIC′回路のビン端子である。
なお、第4図、第7図に対R寸入部へfけn−詐魯をつ
けてbふ一第9図は第8図の各部の信号の関係を示すタ
イミングチャートであり、第8図に対応する信号には同
一符号をつけている。また、第9図のf1+はパイフェ
ーズマーク信号のシリアルビット列を示している。
けてbふ一第9図は第8図の各部の信号の関係を示すタ
イミングチャートであり、第8図に対応する信号には同
一符号をつけている。また、第9図のf1+はパイフェ
ーズマーク信号のシリアルビット列を示している。
第8図において、磁気ヘッド220から再生されたパイ
フェーズマーク信号は、等什器2で波形等化され、コン
デンサを介してビン端子101からミラー積分回路3に
供給これ、テープ・ヘッド系の微分特性がキャンセルさ
れる。次いで、パイフェーズマーク信号は増幅器16で
増幅され、ビン端子102. 103間に外付けされた
コンデンサを介してリミッタ4に供給され、第4図dの
ように、波形成形されたパイフェーズマーク信号が得ら
れる。
フェーズマーク信号は、等什器2で波形等化され、コン
デンサを介してビン端子101からミラー積分回路3に
供給これ、テープ・ヘッド系の微分特性がキャンセルさ
れる。次いで、パイフェーズマーク信号は増幅器16で
増幅され、ビン端子102. 103間に外付けされた
コンデンサを介してリミッタ4に供給され、第4図dの
ように、波形成形されたパイフェーズマーク信号が得ら
れる。
遅延回路17と排他的オア回路(以下、E、−ORとい
う)18とはエツジ検出器?構成し、Ex−OR1Bか
らはリミッタ4からのパイフェーズマーク信号のエツジ
全表わす信号、すなわち、エツジ信号が得られる。サン
プルホールド回路6.増幅器19とビン端子104,1
05間に外付けされたコンデンサ201,202.抵抗
203とからなるループフィルタ、ビン端子106.
107を介して外付けされたコンデンサ204、コイル
205 、 206を有するLC発振器であるVCOB
およびバッファ20はPLLを構成する。VCOBとビ
ン端子108間に外付けされたコンデンサとバッファ2
0を通ったyco sの出力信号とEx−OR1Bから
のエツジ信号はサンプルホールド回路6に供給され、実
質的に、VCO8の出力信号と遅延回路17の遅延量だ
け遅延されたパイフェーズマーク信号とが位相比較され
る。サンプルホールド回路6からの位相差信号はループ
フィルタを介してVCOBに供給され、VCO8の発振
周波数が制御される。
う)18とはエツジ検出器?構成し、Ex−OR1Bか
らはリミッタ4からのパイフェーズマーク信号のエツジ
全表わす信号、すなわち、エツジ信号が得られる。サン
プルホールド回路6.増幅器19とビン端子104,1
05間に外付けされたコンデンサ201,202.抵抗
203とからなるループフィルタ、ビン端子106.
107を介して外付けされたコンデンサ204、コイル
205 、 206を有するLC発振器であるVCOB
およびバッファ20はPLLを構成する。VCOBとビ
ン端子108間に外付けされたコンデンサとバッファ2
0を通ったyco sの出力信号とEx−OR1Bから
のエツジ信号はサンプルホールド回路6に供給され、実
質的に、VCO8の出力信号と遅延回路17の遅延量だ
け遅延されたパイフェーズマーク信号とが位相比較され
る。サンプルホールド回路6からの位相差信号はループ
フィルタを介してVCOBに供給され、VCO8の発振
周波数が制御される。
また、バッファ20の出力信号はミラー積分回路21で
一90度移相これ、この移相された信号とバッファ20
の出力信号がVCOBに供給され、これら信号のベクト
ル加算比を変化させることにより、VCOBの出力信号
の位相が制御される。
一90度移相これ、この移相された信号とバッファ20
の出力信号がVCOBに供給され、これら信号のベクト
ル加算比を変化させることにより、VCOBの出力信号
の位相が制御される。
バッファ20の出力信号と、ミラー積分回路21から出
力され、このミラー積分回路21の時定数のバラツキに
よる振幅誤差が自動利得制御回路22で調整された信号
とがクロックパルスとして位相シフト回路15に供給さ
れる。位相シフト回路15で所定の位相シフトされたク
ロックパルスはリミッタ9で増幅される。増幅されたク
ロックパルスcpはD−FF10と出力回路30とに供
給される。このクロックパルスC′Pの周期は、第9図
のfilとCPとで示すように、バイフェーズマーク信
号dDのピット周期の1/2であって、50%のデユー
ティ比のパルスである。
力され、このミラー積分回路21の時定数のバラツキに
よる振幅誤差が自動利得制御回路22で調整された信号
とがクロックパルスとして位相シフト回路15に供給さ
れる。位相シフト回路15で所定の位相シフトされたク
ロックパルスはリミッタ9で増幅される。増幅されたク
ロックパルスcpはD−FF10と出力回路30とに供
給される。このクロックパルスC′Pの周期は、第9図
のfilとCPとで示すように、バイフェーズマーク信
号dDのピット周期の1/2であって、50%のデユー
ティ比のパルスである。
一方、リミッタ4で復元され、遅延回路17で遅延され
たバイフェーズマーク信号dDもD −FF10に供給
され、データ(ピット)当り2回つつクロックパルスC
′Pによってサンプルホールドされ、データ識別が行な
われてジッター雑音かとが除去されたバイフェーズマー
ク信号eが得られる。
たバイフェーズマーク信号dDもD −FF10に供給
され、データ(ピット)当り2回つつクロックパルスC
′Pによってサンプルホールドされ、データ識別が行な
われてジッター雑音かとが除去されたバイフェーズマー
ク信号eが得られる。
・インバータ2′5、D −FF2A、Ex−□Jj2
5.26、アンドゲート27、加算回路28は位相検波
器を構成している。この位相検波器は、第7図の従来技
術の位相検波器14のように、D −FF10における
データ識別点のずれを検出するものであって、この検出
出力信号によって位相シフト回路15が制御される。
5.26、アンドゲート27、加算回路28は位相検波
器を構成している。この位相検波器は、第7図の従来技
術の位相検波器14のように、D −FF10における
データ識別点のずれを検出するものであって、この検出
出力信号によって位相シフト回路15が制御される。
リミッタ9からのクロックパルスCPは、インバータ2
3で反転され、D−FF2Aにおいて、D−FF10か
らのバイフェーズマーク信号−をサンプルホールドする
。D−FF2ルからはバイフェーズマーク信号−よりも
クロックツ(ルスCPの1/2周期だけ遅れた出力信号
fが得られる。この出力信号fとパイフェースマーク信
号CとはEx−OR26に供給される。Eat−OR2
6は2つの入力信号が同レベルのとき”H”の出力レベ
ルを発生し、異レベルのとき”L”の出力レベルを発生
する。このために、2つの入力信号はクロックパルスC
Pの172周期づれているから Ex−OR26からは
、バイフェーズマーク信号eの″1″ビットでは、その
境界から1/4周期と3/4のところで立上り、夫々1
74周期に等しい幅のパルス(すなわち、クロックパル
スCPの2周期分に相当する〕くルス)となり、また、
バイフェーズマーク信号−の”0″ビツトでは、その境
界から174周期のところで立上り、374周期に等し
5幅のパルス(すなわち、クロックパルスCPの周期の
372倍の幅の)くルス)となる信号!が得られる。と
ころで、ノ(イフェーズマーク信号eは、D−FF10
でクロックパルスCPの立上9時点でのレベルがサンプ
ルホールドされるから、Ex−OR26の出力信号gは
その″B″期間は、バイフェーズマーク信号−の″L″
ビット期間では、クロックパルスCPの″L″期間に一
致し、0”ピット期間では、クロックパルスCPの1つ
のB”期間を含むことナル。したがって、Ex−OR2
6の出力信号ダとクロックツ(ルスCPとが供給される
アンドゲート27からは、バイフェーズマーク信号eの
0”ピット毎に1つクロックパルスCPが通過する。要
するに、アンドゲート27からは、バイフェーズマーク
信号−の0”ピットを表わす出力信号りが得られること
になる。
3で反転され、D−FF2Aにおいて、D−FF10か
らのバイフェーズマーク信号−をサンプルホールドする
。D−FF2ルからはバイフェーズマーク信号−よりも
クロックツ(ルスCPの1/2周期だけ遅れた出力信号
fが得られる。この出力信号fとパイフェースマーク信
号CとはEx−OR26に供給される。Eat−OR2
6は2つの入力信号が同レベルのとき”H”の出力レベ
ルを発生し、異レベルのとき”L”の出力レベルを発生
する。このために、2つの入力信号はクロックパルスC
Pの172周期づれているから Ex−OR26からは
、バイフェーズマーク信号eの″1″ビットでは、その
境界から1/4周期と3/4のところで立上り、夫々1
74周期に等しい幅のパルス(すなわち、クロックパル
スCPの2周期分に相当する〕くルス)となり、また、
バイフェーズマーク信号−の”0″ビツトでは、その境
界から174周期のところで立上り、374周期に等し
5幅のパルス(すなわち、クロックパルスCPの周期の
372倍の幅の)くルス)となる信号!が得られる。と
ころで、ノ(イフェーズマーク信号eは、D−FF10
でクロックパルスCPの立上9時点でのレベルがサンプ
ルホールドされるから、Ex−OR26の出力信号gは
その″B″期間は、バイフェーズマーク信号−の″L″
ビット期間では、クロックパルスCPの″L″期間に一
致し、0”ピット期間では、クロックパルスCPの1つ
のB”期間を含むことナル。したがって、Ex−OR2
6の出力信号ダとクロックツ(ルスCPとが供給される
アンドゲート27からは、バイフェーズマーク信号eの
0”ピット毎に1つクロックパルスCPが通過する。要
するに、アンドゲート27からは、バイフェーズマーク
信号−の0”ピットを表わす出力信号りが得られること
になる。
一方、Ex−OR25には、遅延回路17からのバイフ
ェーズマーク信号dDとD−FF10からのバイフェー
ズi−り信号eとを入力とする。Er−0R25は、2
つの入力が同レベルのときL”、異なるレベルのときH
”とがる出力信号龜を出力する。
ェーズマーク信号dDとD−FF10からのバイフェー
ズi−り信号eとを入力とする。Er−0R25は、2
つの入力が同レベルのときL”、異なるレベルのときH
”とがる出力信号龜を出力する。
したがって、バイフェーズマーク信号dn、g間に位相
差の応じた出力信号−が得られる。
差の応じた出力信号−が得られる。
この位相差に応じた出力信号番とアンドゲート27の出
力信号りは加算回路28で加算される。
力信号りは加算回路28で加算される。
この加算回路28の出力信号ノが、クロックパルスcp
とバイフェーズマーク信号tLJ)との位相差を表わす
信号であって、加算回路28に設けられた抵抗とビン端
子113によって外付けされたコンデンサとからなる積
分回路に供給され、位相差に応じた直流分が検出される
。この直流分は制御信号として、スイッチ回路29を介
し、位相シフト回路15に供給され、位相シフト童が制
御される。
とバイフェーズマーク信号tLJ)との位相差を表わす
信号であって、加算回路28に設けられた抵抗とビン端
子113によって外付けされたコンデンサとからなる積
分回路に供給され、位相差に応じた直流分が検出される
。この直流分は制御信号として、スイッチ回路29を介
し、位相シフト回路15に供給され、位相シフト童が制
御される。
それでは、かかる位相検波器の動作を、クロックパルス
CPとバイフェーズマーク信号dDとの位相が一致した
場合、異なる場合について説明する。
CPとバイフェーズマーク信号dDとの位相が一致した
場合、異なる場合について説明する。
なか、インバータ23、D−FF2A、Ex−OR26
、アンドゲート27からなるバイフェーズマーク信号−
の″0″ビット検出手段は、クロックパルスCPとバイ
フェーズマーク信号dDと位相差に関係せず、先に述べ
た動作を行々って同一作用をなし、バイフェーズマーク
信号eの1″0”ビットを表わす信号りを発生する。し
たがって、この″0″′ビット検出手段の曲間は省略す
る。
、アンドゲート27からなるバイフェーズマーク信号−
の″0″ビット検出手段は、クロックパルスCPとバイ
フェーズマーク信号dDと位相差に関係せず、先に述べ
た動作を行々って同一作用をなし、バイフェーズマーク
信号eの1″0”ビットを表わす信号りを発生する。し
たがって、この″0″′ビット検出手段の曲間は省略す
る。
オす、バイフェーズマーク信号dDとクロックパルスC
Pとの位相が一致する場合について説明する。この場合
のバイフェーズマーク信号LLn ヲ第9図でdD−、
でもって表わす。
Pとの位相が一致する場合について説明する。この場合
のバイフェーズマーク信号LLn ヲ第9図でdD−、
でもって表わす。
この場合、バイフェーズマーク信号’n−a の立上り
、立下シはクロックパルスcpの立下pに一致する(な
ぜ々らば、このときには、バイフェーズマーク信号dD
、−,は、第6図、第7図で説明したように、D−FF
10において、各データ(ビット)がクロックパルスC
Pによって正しいデータ識別点(最良識別点)で識別さ
れ、この正しいデータ識別点は、データの境界から02
51(但し、Tは1ビツトの時間長)の点卦よび075
Tの点であるからである)。このために、D−FF10
からのバイフェーズマーク信号−はその入力となるバイ
フェーズマーク信号d、D−α よりもクロックパルス
cpの周期T/Aだけ遅れる。
、立下シはクロックパルスcpの立下pに一致する(な
ぜ々らば、このときには、バイフェーズマーク信号dD
、−,は、第6図、第7図で説明したように、D−FF
10において、各データ(ビット)がクロックパルスC
Pによって正しいデータ識別点(最良識別点)で識別さ
れ、この正しいデータ識別点は、データの境界から02
51(但し、Tは1ビツトの時間長)の点卦よび075
Tの点であるからである)。このために、D−FF10
からのバイフェーズマーク信号−はその入力となるバイ
フェーズマーク信号d、D−α よりもクロックパルス
cpの周期T/Aだけ遅れる。
そこで、パイフェーズマーク信号’I)−(L + ’
を入力とするEsc−OR25の出力信号番は、バイフ
ェーズマーク信号−が61”ビットである期間に周期T
/2でデユーティ比が50%のパルスからなり、加”ビ
ットである期間に31/4 期間6L″でT/4期間”
B”となる信号となる。この出力信号1が第9図の信号
iaである。
を入力とするEsc−OR25の出力信号番は、バイフ
ェーズマーク信号−が61”ビットである期間に周期T
/2でデユーティ比が50%のパルスからなり、加”ビ
ットである期間に31/4 期間6L″でT/4期間”
B”となる信号となる。この出力信号1が第9図の信号
iaである。
この信号1αは加算回路28でアンドゲートの出力信号
りと加算され、信号iaがバイフェーズマーりfFt号
−の0”ビットである期間もデユーティ比が50%とな
った出力信号)となる。この出力信号ノは第9図で信号
ノ。で示す。このために、この出力倦号ノαは直流分は
零であり、積分され、スイッチ回路29を介して所定の
直流電圧kが位相シフト回路15に供給される。一方、
リミッタ9からのクロックパルスCPは抵抗207とビ
ン端子112に外付けされたコンデンサとで積分さhる
。クロックパルスCPはデー−ティ比が50%であるか
ら直流分は零であり、これが積分されて加算回路28の
出力信号ノ。が積分されて得られる直流電圧と等しい直
流電圧tが得られ、スイッチ回路29を介して位相シフ
ト回路15に供給される。
りと加算され、信号iaがバイフェーズマーりfFt号
−の0”ビットである期間もデユーティ比が50%とな
った出力信号)となる。この出力信号ノは第9図で信号
ノ。で示す。このために、この出力倦号ノαは直流分は
零であり、積分され、スイッチ回路29を介して所定の
直流電圧kが位相シフト回路15に供給される。一方、
リミッタ9からのクロックパルスCPは抵抗207とビ
ン端子112に外付けされたコンデンサとで積分さhる
。クロックパルスCPはデー−ティ比が50%であるか
ら直流分は零であり、これが積分されて加算回路28の
出力信号ノ。が積分されて得られる直流電圧と等しい直
流電圧tが得られ、スイッチ回路29を介して位相シフ
ト回路15に供給される。
位相シフト回路15は、制御信号として、互いに等し込
2つの直流電圧り、tが供給され、その位相シフト量が
一定に保持される。
2つの直流電圧り、tが供給され、その位相シフト量が
一定に保持される。
次に、遅延回路17からのバイフェーズマーク信号dD
がクロックパルスCPよりも遅れている場合について説
明する。このときのバイフェーズマーク信号eLDは、
第9図の信号cLn−h である。
がクロックパルスCPよりも遅れている場合について説
明する。このときのバイフェーズマーク信号eLDは、
第9図の信号cLn−h である。
このときには、Ex−OR25の出カ信号iは、バイフ
ェーズマーク信号−の1”ビットの期間、周期1/2で
デユーティ比50%!Dも狭幅のバルスからなり、また
、0”ピットの期間では、同じ狭幅の1つのパルスから
なる。この出力信号iが第9図の信号ibである。この
信号ihは加算回路28でアンドゲート27の出力信号
りと加算され、第9図で信号jhとして示す信号ノが得
られる。
ェーズマーク信号−の1”ビットの期間、周期1/2で
デユーティ比50%!Dも狭幅のバルスからなり、また
、0”ピットの期間では、同じ狭幅の1つのパルスから
なる。この出力信号iが第9図の信号ibである。この
信号ihは加算回路28でアンドゲート27の出力信号
りと加算され、第9図で信号jhとして示す信号ノが得
られる。
この信号jbは、バイフェーズマーク信号tLn−bと
クロックパルスcpとの位相差に応じた大きさの負の直
流分を有し、積分されてこの位相差に応じた直流電圧k
が得られる。この直流電圧にと直流電圧tとによって位
相シフト回路15が制御され、バイフェーズマーク信号
dn−b トクロックパルスCPとの位相が一致するよ
うに、位相シフト量が設定される。
クロックパルスcpとの位相差に応じた大きさの負の直
流分を有し、積分されてこの位相差に応じた直流電圧k
が得られる。この直流電圧にと直流電圧tとによって位
相シフト回路15が制御され、バイフェーズマーク信号
dn−b トクロックパルスCPとの位相が一致するよ
うに、位相シフト量が設定される。
次に、遅延回路17からのバイフェーズマーク信号dD
がクロックパルスC’7’jりも進んでいる場合につい
て説明する。このときのバイフェーズマーク信号dDは
、第9図の信号’D−c である。
がクロックパルスC’7’jりも進んでいる場合につい
て説明する。このときのバイフェーズマーク信号dDは
、第9図の信号’D−c である。
このときには、Ex−07125の出力信号tは、バイ
フェーズマーク信号−の″1″ビットの期間、周期T/
2でデー−ティ比50%よりも広幅のパルスからなpl
また、″0″ビットの期間では、同じ広幅の1つのパル
スからなる。この出力信号iが第9図の信号i、である
。この信号icは加算回路28でアンドゲート27の出
力信号りと加算され、第9図の信号jbとして示す信号
ノが得られる。
フェーズマーク信号−の″1″ビットの期間、周期T/
2でデー−ティ比50%よりも広幅のパルスからなpl
また、″0″ビットの期間では、同じ広幅の1つのパル
スからなる。この出力信号iが第9図の信号i、である
。この信号icは加算回路28でアンドゲート27の出
力信号りと加算され、第9図の信号jbとして示す信号
ノが得られる。
この信号)cは、バイフェーズマーク’M 号’n−c
とクロックパルスcpとの位相差に応じた大きさの正の
直流分を有し、積分されてこの位相差に応じた直流電圧
kが得られる。この直流電圧にと直流電圧りとにより、
位相シフト回路15の位相シフト量が制御される。
とクロックパルスcpとの位相差に応じた大きさの正の
直流分を有し、積分されてこの位相差に応じた直流電圧
kが得られる。この直流電圧にと直流電圧りとにより、
位相シフト回路15の位相シフト量が制御される。
位相シフト回路は、差電圧制御型であって、直流電圧に
、tの差の絶対値によって位相シフ 1ト量が決まり、
また、この差の正、負によって位相シフトの方間が決1
す、この差の絶対値が零のとき、位相シフト量は零であ
る。そして、位相制御回路のループケ・インをGとする
と、バイフェーズマーク信号dDとクロックパルスC’
P トの位相偏差は、i/(1+G)に減少する。
、tの差の絶対値によって位相シフ 1ト量が決まり、
また、この差の正、負によって位相シフトの方間が決1
す、この差の絶対値が零のとき、位相シフト量は零であ
る。そして、位相制御回路のループケ・インをGとする
と、バイフェーズマーク信号dDとクロックパルスC’
P トの位相偏差は、i/(1+G)に減少する。
さて、以上の位相検波回路と位相シフト回路15とから
なる位相制御回路には、スイッチ回路29が設けられて
いる。このスイッチ回路29は、接点A、E間を切換わ
る切換スイッチ29′を有し、接点、4に710算回路
2Bの出力信号ノの積分して得られた直流電圧jが供給
され、また、接点Bにリミッタ9からのクロックパルス
CPの積分して得られた直流電圧cpが供給される。こ
の直流電圧cpは、接点Bから直流電圧tとして、位相
シフト回路15に供給される。
なる位相制御回路には、スイッチ回路29が設けられて
いる。このスイッチ回路29は、接点A、E間を切換わ
る切換スイッチ29′を有し、接点、4に710算回路
2Bの出力信号ノの積分して得られた直流電圧jが供給
され、また、接点Bにリミッタ9からのクロックパルス
CPの積分して得られた直流電圧cpが供給される。こ
の直流電圧cpは、接点Bから直流電圧tとして、位相
シフト回路15に供給される。
切換スイッチ29′は、ビン端子109に接続された供
給される切換信号により、接点A、B間を切換えられる
。
給される切換信号により、接点A、B間を切換えられる
。
そこで、いま、切換スイッチ29′が接点A側に閉じて
いるときは、位相シフト回路15に供給される直流電圧
には加算回路28の出力信号ノから得られる直流電圧ノ
゛であり、1〜たがって、位相シフト回路15はバイフ
ェーズマーク信号もとクロックパルスCPの位相差に応
じて位相シフト量が制御される。これに対して、切換ス
イッチ29′が接点B側に閉じると、直流電圧にはクロ
ックパルスC″Pから得られる直流電圧cpであって直
流電圧tと等しく、位相シフト回路15の位相シフト量
は零となる。
いるときは、位相シフト回路15に供給される直流電圧
には加算回路28の出力信号ノから得られる直流電圧ノ
゛であり、1〜たがって、位相シフト回路15はバイフ
ェーズマーク信号もとクロックパルスCPの位相差に応
じて位相シフト量が制御される。これに対して、切換ス
イッチ29′が接点B側に閉じると、直流電圧にはクロ
ックパルスC″Pから得られる直流電圧cpであって直
流電圧tと等しく、位相シフト回路15の位相シフト量
は零となる。
以上のように、位相制御回路は動作する。
D@FF10からのバイフェーズマーク信号−とリミッ
タ9からのクロックパルスCPは、夫々出力回路30で
増幅されてビン端子110 、 111 $ら図示しな
い復調回路に供給される。
タ9からのクロックパルスCPは、夫々出力回路30で
増幅されてビン端子110 、 111 $ら図示しな
い復調回路に供給される。
かかる実施例によると、スイッチ回路29の切換スイッ
チ29′を接点A側に閉じることにより、ビン端子11
0 、 111には、夫々位相制御回路が動作している
ときのバイフェーズマーク信号とクロックパルスが得ら
れ、また、切換スイッチ 129′ を閉じることによ
り、同様に位相制御回路が動作してい々bときのバイフ
ェーズマーク信号とクロックパルスとが得られる。した
がって、位相制御回路の動作、非動作時におけるバイフ
ェーズマーク信号のクロックパルスとの位相関係が、ビ
ン端子110 、 111から得られる信号を用いて測
定することができる。ビン端子110゜111はデータ
識別回路の出力端子であって−第8図の点線で囲まれた
部分をIC化するに際し、IC回路の性能試験をするた
めに、VCOBの出力信号、位相シフト回路15の重力
信号およびD−FF10の入・出力信号を外部に取り出
すための端子を特別に設ける必要Fiなく、これら出力
端子110 、 111からパイフェーズマーク信号や
クロックパルスを、位相関係測定のために引き出しても
、データ識別回路の動作には側ら影響されるものではな
く、データ識別に際しての符号誤シ率を増大させること
Fiない。
チ29′を接点A側に閉じることにより、ビン端子11
0 、 111には、夫々位相制御回路が動作している
ときのバイフェーズマーク信号とクロックパルスが得ら
れ、また、切換スイッチ 129′ を閉じることによ
り、同様に位相制御回路が動作してい々bときのバイフ
ェーズマーク信号とクロックパルスとが得られる。した
がって、位相制御回路の動作、非動作時におけるバイフ
ェーズマーク信号のクロックパルスとの位相関係が、ビ
ン端子110 、 111から得られる信号を用いて測
定することができる。ビン端子110゜111はデータ
識別回路の出力端子であって−第8図の点線で囲まれた
部分をIC化するに際し、IC回路の性能試験をするた
めに、VCOBの出力信号、位相シフト回路15の重力
信号およびD−FF10の入・出力信号を外部に取り出
すための端子を特別に設ける必要Fiなく、これら出力
端子110 、 111からパイフェーズマーク信号や
クロックパルスを、位相関係測定のために引き出しても
、データ識別回路の動作には側ら影響されるものではな
く、データ識別に際しての符号誤シ率を増大させること
Fiない。
第10図は第8図のスイッチ回路29の一具体例を示す
回路図であって、Q−1ないしQ−15はトランジスタ
、R−1々uシR−16は抵抗、115116は出力端
子であシ、109 、 112 、 113は第8図の
同符号のビン端子に相当する。
回路図であって、Q−1ないしQ−15はトランジスタ
、R−1々uシR−16は抵抗、115116は出力端
子であシ、109 、 112 、 113は第8図の
同符号のビン端子に相当する。
第10図にかいて、トランジスタQ’−9*Q−14+
Q−1s卦よび抵抗R−14ないしR−16は定電流
源用のバイアス回路を、また、トランジスタQ−10と
抵抗R−12,および、トランジスタQ−11と抵抗R
−13は夫々定電流源を構成してbる。
Q−1s卦よび抵抗R−14ないしR−16は定電流
源用のバイアス回路を、また、トランジスタQ−10と
抵抗R−12,および、トランジスタQ−11と抵抗R
−13は夫々定電流源を構成してbる。
いま、ビン端子109から供給される切換信号ルヘルが
”L”とすると、トランジスタQ−7Q−12のベース
のレベルはL”となり、差動対全構成するトランジスタ
Q−7,Q−8(7)うちトランジスタQ−8はオンし
、トランジスタQ−7はオフとなる。このために、ビン
端子113の直流電圧ノはトランジスタQ−5のベース
へ伝達され、直流電圧にとして出力端子116から位相
シフト回路15(第8図)K供給される。
”L”とすると、トランジスタQ−7Q−12のベース
のレベルはL”となり、差動対全構成するトランジスタ
Q−7,Q−8(7)うちトランジスタQ−8はオンし
、トランジスタQ−7はオフとなる。このために、ビン
端子113の直流電圧ノはトランジスタQ−5のベース
へ伝達され、直流電圧にとして出力端子116から位相
シフト回路15(第8図)K供給される。
また、ビン端子109からの切換信号のレベルが1”ト
スると、トランジスタQ−12がオンとなってトランジ
スタQ−8のベースのレベルがL”となり、トランジス
タQ−7がオンしてトランジスタQ−8がオフと々る。
スると、トランジスタQ−12がオンとなってトランジ
スタQ−8のベースのレベルがL”となり、トランジス
タQ−7がオンしてトランジスタQ−8がオフと々る。
このために、ビン端子112の直流電圧CPがトランジ
スタQ−4のベースへ伝達され、直流電圧にとして出力
端子116から位相シフト回路15に供給される。
スタQ−4のベースへ伝達され、直流電圧にとして出力
端子116から位相シフト回路15に供給される。
一方、ビン端子112の直流電圧CPはトランジスタQ
−1のベースにも伝達され、ビン端子109からの切換
信号のレベルに関係なく、直流電圧tとして出力端子1
15から常時位相シフト回路15に供給される。
−1のベースにも伝達され、ビン端子109からの切換
信号のレベルに関係なく、直流電圧tとして出力端子1
15から常時位相シフト回路15に供給される。
以上、本発明の一実施例をバイフェーズマーク信号を例
として説明したが、本発明は、その他のデジタル情報信
号の場合につ込ても有効である。
として説明したが、本発明は、その他のデジタル情報信
号の場合につ込ても有効である。
以上説明したように、本発明によれば、位相制御回路を
、外部から、動作状態、非動作状態に選択的に切換える
ことができて、該位相制御回路の夫々の状態におけるデ
ジタル情報信号とクロックパルスとを出力端子から得る
ことができるから、これらデジタル情報信号とクロック
パルスとを導出するに際して符号誤り率に悪い影響が及
ぶことがなく、これらデジタル情報信号とクロックパル
スとの位相関係を容易に測定することができるものであ
って、IC化に極めて適しており、上記従来技術の欠点
を除いて優れた機能のデータ識別回路を提供することが
できる。
、外部から、動作状態、非動作状態に選択的に切換える
ことができて、該位相制御回路の夫々の状態におけるデ
ジタル情報信号とクロックパルスとを出力端子から得る
ことができるから、これらデジタル情報信号とクロック
パルスとを導出するに際して符号誤り率に悪い影響が及
ぶことがなく、これらデジタル情報信号とクロックパル
スとの位相関係を容易に測定することができるものであ
って、IC化に極めて適しており、上記従来技術の欠点
を除いて優れた機能のデータ識別回路を提供することが
できる。
第1図はオーバラップPCM記録方式の一例を示すトラ
ックパターン図、第2図は第1図のオーバラップPCM
記録方式の1こめの映像信号とPCM音声信号との関係
を示すタイミングチャート、第3図はパイフェーズマー
ク変調方式を説明するための標式図、第4図はバイフェ
ーズマーク信号の再生回路の一例を示すブロック図、第
5図は第4図の各部の信号を示すブロック図。 第6図は従来のデータ識別回路の一例を示すブロック図
、第7図に従来のデータ識別回路の他の例を示すブロッ
ク図、第8図は本発明によるデータ識別回路の一実施例
を示すブロック図、第9図は第8図の各部分の信号の関
係を示すタイミングチャート、第10図は第8図のスイ
ッチ回路の一具体例を示す回路図である。 4・・・リミッタ 6・・・位相比較器8・・・電圧制
御型発振器 9・・・IJ ミッタ10・・・D型フリ
ップフロップ 15・・・位相シフト回路 23・・・インバータ24
・・・D型フリップフロップ 25.26・・・排他的オア回路 27・・・アンドゲート28・・・加算回路29・・・
スイッチ回路 29′・・・切換スイッチ60・・・出
力回路 鵠人弁理士高橋明夫 罰1図 45図 門5図 梵6図 〒7図
ックパターン図、第2図は第1図のオーバラップPCM
記録方式の1こめの映像信号とPCM音声信号との関係
を示すタイミングチャート、第3図はパイフェーズマー
ク変調方式を説明するための標式図、第4図はバイフェ
ーズマーク信号の再生回路の一例を示すブロック図、第
5図は第4図の各部の信号を示すブロック図。 第6図は従来のデータ識別回路の一例を示すブロック図
、第7図に従来のデータ識別回路の他の例を示すブロッ
ク図、第8図は本発明によるデータ識別回路の一実施例
を示すブロック図、第9図は第8図の各部分の信号の関
係を示すタイミングチャート、第10図は第8図のスイ
ッチ回路の一具体例を示す回路図である。 4・・・リミッタ 6・・・位相比較器8・・・電圧制
御型発振器 9・・・IJ ミッタ10・・・D型フリ
ップフロップ 15・・・位相シフト回路 23・・・インバータ24
・・・D型フリップフロップ 25.26・・・排他的オア回路 27・・・アンドゲート28・・・加算回路29・・・
スイッチ回路 29′・・・切換スイッチ60・・・出
力回路 鵠人弁理士高橋明夫 罰1図 45図 門5図 梵6図 〒7図
Claims (1)
- デジタル情報信号からクロックパルスを再生し、該クロ
ックパルスによって核デジタル情報信号のデータを再生
するようにしたデータ識別回路にかいて、該クロックパ
ルスを移相する位相シフト回路と、該位相シフト回路か
らのクロックパルスを前記デジタル情報信号にもとづい
て位相検波する位相検波回路と、該位相検波回路の出力
信号と基準電圧とが供給され前記位相シフト回路に第1
の制御信号と第2の制御信号とを切替え供給するスイッ
チ回路とを設け、該第1の制御信号は前記位相シフト回
路の移相量を零とし、該第2の制御信号は前記位相シフ
ト回路の移相量を前記位相検波回路の出力信号に応じて
変性させることができるように構成したことを特徴とす
るデータ識別回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58188386A JPS6080175A (ja) | 1983-10-11 | 1983-10-11 | デ−タ識別回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58188386A JPS6080175A (ja) | 1983-10-11 | 1983-10-11 | デ−タ識別回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6080175A true JPS6080175A (ja) | 1985-05-08 |
Family
ID=16222715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58188386A Pending JPS6080175A (ja) | 1983-10-11 | 1983-10-11 | デ−タ識別回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6080175A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63133730A (ja) * | 1986-11-26 | 1988-06-06 | Canon Inc | 通信装置 |
-
1983
- 1983-10-11 JP JP58188386A patent/JPS6080175A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63133730A (ja) * | 1986-11-26 | 1988-06-06 | Canon Inc | 通信装置 |
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