JPS6079279A - 集積回路の試験回路 - Google Patents
集積回路の試験回路Info
- Publication number
- JPS6079279A JPS6079279A JP18763283A JP18763283A JPS6079279A JP S6079279 A JPS6079279 A JP S6079279A JP 18763283 A JP18763283 A JP 18763283A JP 18763283 A JP18763283 A JP 18763283A JP S6079279 A JPS6079279 A JP S6079279A
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- JP
- Japan
- Prior art keywords
- terminal
- output
- input
- test
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は被試験集積回路において異なった２つの出力間
の相対時間差について短時間で、簡易確実にチェックで
きる集積回路の試験回路に関する。
の相対時間差について短時間で、簡易確実にチェックで
きる集積回路の試験回路に関する。
（２）技術の背景
半導体素子を多数集積した集積回路（以下本明細書にお
いてＩＣと略記する）は、マイクロプロセッサを構成す
る程度に複雑化し、１つのＩＣから他のＩＣにデータ転
送することが必要のとき、他のＩＣのパルス受端の特性
・データ・クロック相互間の時間に厳しい規制がなされ
ている。送出側・受取側が共に満足するようにＩＣを設
計する必要があるが、製造された個々のＩＣについても
試験回路によりチェックを行うことが、製品の信頼性を
保証するために必要である。
いてＩＣと略記する）は、マイクロプロセッサを構成す
る程度に複雑化し、１つのＩＣから他のＩＣにデータ転
送することが必要のとき、他のＩＣのパルス受端の特性
・データ・クロック相互間の時間に厳しい規制がなされ
ている。送出側・受取側が共に満足するようにＩＣを設
計する必要があるが、製造された個々のＩＣについても
試験回路によりチェックを行うことが、製品の信頼性を
保証するために必要である。
（３）従来技術と問題点
ｒｃの出力端子に２つの出力信号ＣＫ−ＯＵＴとＤ−Ｏ
ＵＴが第１図に示すように出力しているとき、それらの
相対時間差をチェックするための試験方法を第２図によ
り説明する。第２図においてＣＫ−ＯＵＴとＤ−ＯＵＴ
が「規格」と示す時間差だけ離れて出力することが必要
であるとする。ＩＣの出力端子を測定装置と接続し、テ
スト周期の始端からまず或時間経過後、出力比較ストロ
ーブ５ＴＲＢ １をアと示すように発生させてＣＫ−Ｏ
ＵＴと比較する。（Ｊ−ＯＵＴが１”のときはアの位置
から約１ナノ秒早い時期に、次のストローブ信号５ＴＲ
Ｂ １を発生させＣＫ−ＯＵＴと比較する。そしてイと
示す位置まで移動させたときＣＫ−ＯｔｌＴが′０”と
なったことを検出すると、イの時間位置を記憶してお（
。１）−０［ＩＴについても同様に出力比較ストローブ
信号５ＴＲＢ ２をつの位置で発生させ比較し、” ｏ
”の発生位置をめて工の時刻を得る。そしてエーイの
時間差が所定の規格値より大であるか否かを判断し、大
であれば良品、大でないとき不良と判断をする。この方
法では出力比較ストローブ信号５ＴＲＢ １ 、５ＴＲ
Ｂ ２の発生時刻を早めながら繰り返し試験をする必要
があり、ＩＣ１個について数十回３”つ何回も繰り返す
ことがあるというように、多大の試験時間を要する欠点
があった０ （４）発明の目的 本発明の目的は前述の欠点を改善し、異なった２つの出
力間の相対時間差について、短時間で簡易・確実にチェ
ックできるＩＣの試験回路を提供することにある。
ＵＴが第１図に示すように出力しているとき、それらの
相対時間差をチェックするための試験方法を第２図によ
り説明する。第２図においてＣＫ−ＯＵＴとＤ−ＯＵＴ
が「規格」と示す時間差だけ離れて出力することが必要
であるとする。ＩＣの出力端子を測定装置と接続し、テ
スト周期の始端からまず或時間経過後、出力比較ストロ
ーブ５ＴＲＢ １をアと示すように発生させてＣＫ−Ｏ
ＵＴと比較する。（Ｊ−ＯＵＴが１”のときはアの位置
から約１ナノ秒早い時期に、次のストローブ信号５ＴＲ
Ｂ １を発生させＣＫ−ＯＵＴと比較する。そしてイと
示す位置まで移動させたときＣＫ−ＯｔｌＴが′０”と
なったことを検出すると、イの時間位置を記憶してお（
。１）−０［ＩＴについても同様に出力比較ストローブ
信号５ＴＲＢ ２をつの位置で発生させ比較し、” ｏ
”の発生位置をめて工の時刻を得る。そしてエーイの
時間差が所定の規格値より大であるか否かを判断し、大
であれば良品、大でないとき不良と判断をする。この方
法では出力比較ストローブ信号５ＴＲＢ １ 、５ＴＲ
Ｂ ２の発生時刻を早めながら繰り返し試験をする必要
があり、ＩＣ１個について数十回３”つ何回も繰り返す
ことがあるというように、多大の試験時間を要する欠点
があった０ （４）発明の目的 本発明の目的は前述の欠点を改善し、異なった２つの出
力間の相対時間差について、短時間で簡易・確実にチェ
ックできるＩＣの試験回路を提供することにある。
（５）発明の構成
前述の目的を達成するための本発明の構成は、集積回路
から出力される異なった２つの出力間の相対時間差を検
出し、良否を検査する集積回路の試験回路において、前
記集積回路からの出力信号をデータ入力端子、クロック
入力端子にそれぞれ入力する遅延型フリップフロップを
具備し、該フリップフロップ出力端子の出力により被試
験築積回路をチェックすることである。
から出力される異なった２つの出力間の相対時間差を検
出し、良否を検査する集積回路の試験回路において、前
記集積回路からの出力信号をデータ入力端子、クロック
入力端子にそれぞれ入力する遅延型フリップフロップを
具備し、該フリップフロップ出力端子の出力により被試
験築積回路をチェックすることである。
（６）発明の実施例
第３図は本発明の一実施例の構成を示す図で、本発明の
試験回路を被試験ｉＣの内部に組込み、内部回路と従来
のＤ−ＯＵＴ 、 ＣＫ−ＯＵＴ端子との間に試験ブロ
ックＴＢＫとして設けている。試験ブロックＴＢＫ内に
は遅延型フリップフロップＦＦ、ドライステートゲ−）
Ｇ１．Ｇ２、ゲートＧ３．Ｇ４゜Ｇ５．Ｇ６． Ｃ７を
設げ、Ｇ１の入力はｒｃ内部回路の出力り１）１子の一
方と、Ｇ２の入力は出力端子の他方と、Ｇ１の出力はＤ
−０１Ｔとゲー）Ｇ３の入力と、Ｇ２の出力はＣＫ−Ｏ
ＵＴとゲートＧ４の入力とそれぞれ接続している。また
ＦＦのＤ端子はゲートＧ３のＩＪ−１カが、ＣＫ ６Ｊ
ｊＩ子はゲートＧ６の出力が供給され、Ｑ端子はゲー）
Ｃ８の入力と接続されている。試験信号端子ＴＳＴはゲ
ー１−Ｇｌ、Ｇ２の制御極と接続されている。ＴＳＴ端
子に例えば“１”を与えてゲー）Ｇｌ、Ｇ２を開とし、
従来の■ＣテスタをＤ−ＯＵＴ、 ＣＫ−ＯｔｌＴの各
端子に接続し、各端子に対応する信号を与える。第４図
に示す第３図の動作説明図において、ＣＪ−ＯＬＩＴか
ら（ａ）のタイミングで、ｒｌ−ＯｊｌＴから（Ｃ１の
タイミングで各信号が入力したとき、（Ｃ１−（ａ）の
時間が第２図における「規格」の時間と等しい値となる
ように選ぶ。ｆａｌのタイミングでＣＫ−０１１７に入
力した信号はゲート６４〜Ｇ６を介して、（ｂｌのタイ
ミングでＦＦのクロック端子ＣＫに、ｔｅｌのタイミン
グでＤ−０１１Ｔに入力した信号はゲー１−０３を介し
て（ｄ）のタイミングでＦＦのデータ端子りに入力する
。第４図に示すｔｂ）（ｄｌのタイミング差はＦＦの動
作限界値に略等しい値となるようにゲート０４〜Ｇ６の
遅延量を調整する。このときＦＦの出力端子は１″とな
り出力信号Ｑ−ＯＵＴが安定したときｆｆ）のタイミン
グで、出力比較ストローブ５ＴＲＢをテスタが立てると
、ローＯＵＴの“′１”が確認できＦＦの動作セツティ
ングが正規になされたことが判る。
試験回路を被試験ｉＣの内部に組込み、内部回路と従来
のＤ−ＯＵＴ 、 ＣＫ−ＯＵＴ端子との間に試験ブロ
ックＴＢＫとして設けている。試験ブロックＴＢＫ内に
は遅延型フリップフロップＦＦ、ドライステートゲ−）
Ｇ１．Ｇ２、ゲートＧ３．Ｇ４゜Ｇ５．Ｇ６． Ｃ７を
設げ、Ｇ１の入力はｒｃ内部回路の出力り１）１子の一
方と、Ｇ２の入力は出力端子の他方と、Ｇ１の出力はＤ
−０１Ｔとゲー）Ｇ３の入力と、Ｇ２の出力はＣＫ−Ｏ
ＵＴとゲートＧ４の入力とそれぞれ接続している。また
ＦＦのＤ端子はゲートＧ３のＩＪ−１カが、ＣＫ ６Ｊ
ｊＩ子はゲートＧ６の出力が供給され、Ｑ端子はゲー）
Ｃ８の入力と接続されている。試験信号端子ＴＳＴはゲ
ー１−Ｇｌ、Ｇ２の制御極と接続されている。ＴＳＴ端
子に例えば“１”を与えてゲー）Ｇｌ、Ｇ２を開とし、
従来の■ＣテスタをＤ−ＯＵＴ、 ＣＫ−ＯｔｌＴの各
端子に接続し、各端子に対応する信号を与える。第４図
に示す第３図の動作説明図において、ＣＪ−ＯＬＩＴか
ら（ａ）のタイミングで、ｒｌ−ＯｊｌＴから（Ｃ１の
タイミングで各信号が入力したとき、（Ｃ１−（ａ）の
時間が第２図における「規格」の時間と等しい値となる
ように選ぶ。ｆａｌのタイミングでＣＫ−０１１７に入
力した信号はゲート６４〜Ｇ６を介して、（ｂｌのタイ
ミングでＦＦのクロック端子ＣＫに、ｔｅｌのタイミン
グでＤ−０１１Ｔに入力した信号はゲー１−０３を介し
て（ｄ）のタイミングでＦＦのデータ端子りに入力する
。第４図に示すｔｂ）（ｄｌのタイミング差はＦＦの動
作限界値に略等しい値となるようにゲート０４〜Ｇ６の
遅延量を調整する。このときＦＦの出力端子は１″とな
り出力信号Ｑ−ＯＵＴが安定したときｆｆ）のタイミン
グで、出力比較ストローブ５ＴＲＢをテスタが立てると
、ローＯＵＴの“′１”が確認できＦＦの動作セツティ
ングが正規になされたことが判る。
次にテスタからの入力Ｄ−ＯＵＴ、ＣＭ−ＯＵＴを中止
して開放状態にし、また試験信号端子ＴＳＴを“０”に
しゲートＧｌ、Ｇ２を閉にする。ＩＣ内部回路からの出
力０Ｍ−０口ＴはゲートＧ２．Ｇ４−Ｇ６を介してＦＦ
のＣＫ端子へ、１ｌ−ＯｌｌＴはゲートＧｌ、Ｇ３を介
してＦＦのＤ端子へ印加される。ＦＦは前述の動作で出
力“１”となっているが、第５図Ａに示すように（ａ）
（Ｃ）のタイミングでＩＣから出力が到来したときそ
の間隔が「規格」以上であったとき、タイミング（ｂ）
ｆｄ）におけるＦＦへの新入力信号は第３図の場合と
同様にＦＦを正常に動作させＦＦのセットを解除する。
して開放状態にし、また試験信号端子ＴＳＴを“０”に
しゲートＧｌ、Ｇ２を閉にする。ＩＣ内部回路からの出
力０Ｍ−０口ＴはゲートＧ２．Ｇ４−Ｇ６を介してＦＦ
のＣＫ端子へ、１ｌ−ＯｌｌＴはゲートＧｌ、Ｇ３を介
してＦＦのＤ端子へ印加される。ＦＦは前述の動作で出
力“１”となっているが、第５図Ａに示すように（ａ）
（Ｃ）のタイミングでＩＣから出力が到来したときそ
の間隔が「規格」以上であったとき、タイミング（ｂ）
ｆｄ）におけるＦＦへの新入力信号は第３図の場合と
同様にＦＦを正常に動作させＦＦのセットを解除する。
若し第５図に示すように（ａｌ （ｃ）の間隔が「規格
ｊ以下であったときタイミング（ｂｌ （ｄｌはＦＦを
同様に動作させないからＦＦのセント状態が続く。即ち
第３図におけるＱ−ＯＵＴの状態を見ているときＩＣの
試験ができる。
ｊ以下であったときタイミング（ｂｌ （ｄｌはＦＦを
同様に動作させないからＦＦのセント状態が続く。即ち
第３図におけるＱ−ＯＵＴの状態を見ているときＩＣの
試験ができる。
以上は試験ブロックを被試験ＩＣの内部に組み込んだ場
合について説明したが、試験ブロックＴＢＫのみを独立
して設りたり、１０テスタと組合せて構成することもで
きる。
合について説明したが、試験ブロックＴＢＫのみを独立
して設りたり、１０テスタと組合せて構成することもで
きる。
（６）発明のすＪ果
このようにして本発明によると試験ブロックの形でフリ
ップフロップを使用するから、当初のセツティングの後
被試験ＩＣからの出力でフリップフロップの動作状態の
変化を見て、異なる２つの出力差が規格以上であるか否
かを短時間で簡便・確実に判断することができる。
ップフロップを使用するから、当初のセツティングの後
被試験ＩＣからの出力でフリップフロップの動作状態の
変化を見て、異なる２つの出力差が規格以上であるか否
かを短時間で簡便・確実に判断することができる。
第１図は被試験ＩＣとその出力信号を説明する図、第２
図は従来のｒｃ動作の試験方法を説明する図、第３図は
本発明の一実施例の構成を示す図、第４図・第５図は第
３図の動作説明図である。 ＴＢＫ−試験ブロック ＦＦ−一遅延型フリップフロップ ６１〜Ｇ７−ゲー１〜 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐
図は従来のｒｃ動作の試験方法を説明する図、第３図は
本発明の一実施例の構成を示す図、第４図・第５図は第
３図の動作説明図である。 ＴＢＫ−試験ブロック ＦＦ−一遅延型フリップフロップ ６１〜Ｇ７−ゲー１〜 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐
Claims (1)
- 集積回路から出力される異なった２つの出力間の相対時
間差を検出し、良否を検査する集積回路の試験回路にお
いて、前記集積回路からの出力信号をデータ入力端子、
クロック入力端子にそれぞれ入力する遅延型フリップフ
ロップを具備し、該フリップフロップ出力端子の出力に
より被試験集積回路をチェックすることを特徴とする集
積回路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18763283A JPS6079279A (ja) | 1983-10-06 | 1983-10-06 | 集積回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18763283A JPS6079279A (ja) | 1983-10-06 | 1983-10-06 | 集積回路の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079279A true JPS6079279A (ja) | 1985-05-07 |
Family
ID=16209505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18763283A Pending JPS6079279A (ja) | 1983-10-06 | 1983-10-06 | 集積回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079279A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112008003428T5 (de) | 2007-12-17 | 2010-10-14 | Toyota Jidosha Kabushiki Kaisha | Brennkraftmaschinensteuerungsvorrichtung |
-
1983
- 1983-10-06 JP JP18763283A patent/JPS6079279A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112008003428T5 (de) | 2007-12-17 | 2010-10-14 | Toyota Jidosha Kabushiki Kaisha | Brennkraftmaschinensteuerungsvorrichtung |
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