JPS6079279A - Test circuit for integrated circuit - Google Patents

Abstract

PURPOSE:To enable a handy and accurate checking for relative time lag between two different outputs for a short time by providing a delay type flip flop which output signal from an integrated circuit is inputted into a data input terminal and a clock input terminal separately. CONSTITUTION:An IC to be tested is incorporated into a test circuit and a test block TBK is provided between an internal circuit and D-OUT and CK-OUT terminals. A delay type flip flop FF, tristate gates G1 and G2 and gates G3-G7 are provided in the TBK. The input of the G1 is connected to one output terminal of the IC internal circuit, the input of the G2 to the other output terminal thereof, the output of the G1 to the D-OUT and the input of the gate G3 and the output of the G2 to the CK-OUT and the input of the gate G4 respectively. The D terminal of the FF is fed with the output of the gate 3 and the CK terminal with the output of the gate G6 while the Q terminal is connected to the input of the gate G8. The test signal terminal TST is connected to control poles of the gates G1 and G2.

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は被試験集積回路において異なった２つの出力間
の相対時間差について短時間で、簡易確実にチェックで
きる集積回路の試験回路に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to an integrated circuit test circuit that can easily and reliably check the relative time difference between two different outputs in an integrated circuit under test in a short time.

（２）技術の背景 半導体素子を多数集積した集積回路（以下本明細書にお
いてＩＣと略記する）は、マイクロプロセッサを構成す
る程度に複雑化し、１つのＩＣから他のＩＣにデータ転
送することが必要のとき、他のＩＣのパルス受端の特性
・データ・クロック相互間の時間に厳しい規制がなされ
ている。送出側・受取側が共に満足するようにＩＣを設
計する必要があるが、製造された個々のＩＣについても
試験回路によりチェックを行うことが、製品の信頼性を
保証するために必要である。(2) Background of the technology Integrated circuits (hereinafter abbreviated as ICs) that integrate a large number of semiconductor elements have become so complex that they constitute microprocessors, and it is difficult to transfer data from one IC to another. When necessary, strict regulations are placed on the characteristics of the pulse receiving ends of other ICs, and on the time between data and clocks. Although it is necessary to design an IC to satisfy both the sending and receiving sides, it is also necessary to check each manufactured IC using a test circuit to ensure product reliability.

（３）従来技術と問題点 ｒｃの出力端子に２つの出力信号ＣＫ−ＯＵＴとＤ−Ｏ
ＵＴが第１図に示すように出力しているとき、それらの
相対時間差をチェックするための試験方法を第２図によ
り説明する。第２図においてＣＫ−ＯＵＴとＤ−ＯＵＴ
が「規格」と示す時間差だけ離れて出力することが必要
であるとする。ＩＣの出力端子を測定装置と接続し、テ
スト周期の始端からまず或時間経過後、出力比較ストロ
ーブ５ＴＲＢ　１をアと示すように発生させてＣＫ−Ｏ
ＵＴと比較する。（Ｊ−ＯＵＴが１”のときはアの位置
から約１ナノ秒早い時期に、次のストローブ信号５ＴＲ
Ｂ　１を発生させＣＫ−ＯＵＴと比較する。そしてイと
示す位置まで移動させたときＣＫ−ＯｔｌＴが′０”と
なったことを検出すると、イの時間位置を記憶してお（
。１）−０［ＩＴについても同様に出力比較ストローブ
信号５ＴＲＢ　２をつの位置で発生させ比較し、”　ｏ
　”の発生位置をめて工の時刻を得る。そしてエーイの
時間差が所定の規格値より大であるか否かを判断し、大
であれば良品、大でないとき不良と判断をする。この方
法では出力比較ストローブ信号５ＴＲＢ　１　、５ＴＲ
Ｂ　２の発生時刻を早めながら繰り返し試験をする必要
があり、ＩＣ１個について数十回３”つ何回も繰り返す
ことがあるというように、多大の試験時間を要する欠点
があった０ （４）発明の目的 本発明の目的は前述の欠点を改善し、異なった２つの出
力間の相対時間差について、短時間で簡易・確実にチェ
ックできるＩＣの試験回路を提供することにある。(3) Conventional technology and problems There are two output signals CK-OUT and D-O at the output terminal of rc.
A test method for checking the relative time difference when the UT is outputting as shown in FIG. 1 will be explained with reference to FIG. 2. In Figure 2, CK-OUT and D-OUT
Suppose that it is necessary to output signals separated by a time difference indicated by "standard". The output terminal of the IC is connected to the measuring device, and after a certain period of time has elapsed from the start of the test cycle, the output comparison strobe 5TRB1 is generated as shown in A, and the CK-O
Compare with UT. (When J-OUT is 1", the next strobe signal 5TR is generated approximately 1 nanosecond earlier than position A.
Generate B1 and compare with CK-OUT. When it is moved to the position indicated by A and it detects that CK-OtlT becomes '0', it memorizes the time position of A and stores it (
. 1) For -0[IT, output comparison strobe signal 5TRB2 is similarly generated and compared at two positions, and "o
The time of machining is obtained by determining the position of occurrence of "A".Then, it is determined whether the time difference between A and A is larger than a predetermined standard value, and if it is, it is judged to be a good product, and if it is not, it is judged to be defective.This method Then, output comparison strobe signals 5TRB 1, 5TR
B) It was necessary to repeat the test while accelerating the occurrence time of 2, and the test was repeated dozens of times for each IC, so there was a drawback that it required a large amount of test time0 (4) OBJECTS OF THE INVENTION An object of the present invention is to improve the above-mentioned drawbacks and to provide an IC test circuit that can easily and reliably check the relative time difference between two different outputs in a short time.

（５）発明の構成 前述の目的を達成するための本発明の構成は、集積回路
から出力される異なった２つの出力間の相対時間差を検
出し、良否を検査する集積回路の試験回路において、前
記集積回路からの出力信号をデータ入力端子、クロック
入力端子にそれぞれ入力する遅延型フリップフロップを
具備し、該フリップフロップ出力端子の出力により被試
験築積回路をチェックすることである。(5) Structure of the Invention The structure of the present invention to achieve the above-mentioned object is a test circuit for an integrated circuit that detects a relative time difference between two different outputs output from an integrated circuit and inspects the quality of the integrated circuit. The present invention is to include a delay type flip-flop that inputs the output signal from the integrated circuit to a data input terminal and a clock input terminal, respectively, and to check the integrated circuit under test based on the output from the flip-flop output terminal.

（６）発明の実施例 第３図は本発明の一実施例の構成を示す図で、本発明の
試験回路を被試験ｉＣの内部に組込み、内部回路と従来
のＤ−ＯＵＴ　、　ＣＫ−ＯＵＴ端子との間に試験ブロ
ックＴＢＫとして設けている。試験ブロックＴＢＫ内に
は遅延型フリップフロップＦＦ、ドライステートゲ−）
Ｇ１．Ｇ２、ゲートＧ３．Ｇ４゜Ｇ５．Ｇ６．　Ｃ７を
設げ、Ｇ１の入力はｒｃ内部回路の出力り１）１子の一
方と、Ｇ２の入力は出力端子の他方と、Ｇ１の出力はＤ
−０１Ｔとゲー）Ｇ３の入力と、Ｇ２の出力はＣＫ−Ｏ
ＵＴとゲートＧ４の入力とそれぞれ接続している。また
ＦＦのＤ端子はゲートＧ３のＩＪ−１カが、ＣＫ　６Ｊ
ｊＩ子はゲートＧ６の出力が供給され、Ｑ端子はゲー）
Ｃ８の入力と接続されている。試験信号端子ＴＳＴはゲ
ー１−Ｇｌ、Ｇ２の制御極と接続されている。ＴＳＴ端
子に例えば“１”を与えてゲー）Ｇｌ、Ｇ２を開とし、
従来の■ＣテスタをＤ−ＯＵＴ、　ＣＫ−ＯｔｌＴの各
端子に接続し、各端子に対応する信号を与える。第４図
に示す第３図の動作説明図において、ＣＪ−ＯＬＩＴか
ら（ａ）のタイミングで、ｒｌ−ＯｊｌＴから（Ｃ１の
タイミングで各信号が入力したとき、（Ｃ１−（ａ）の
時間が第２図における「規格」の時間と等しい値となる
ように選ぶ。ｆａｌのタイミングでＣＫ−０１１７に入
力した信号はゲート６４〜Ｇ６を介して、（ｂｌのタイ
ミングでＦＦのクロック端子ＣＫに、ｔｅｌのタイミン
グでＤ−０１１Ｔに入力した信号はゲー１−０３を介し
て（ｄ）のタイミングでＦＦのデータ端子りに入力する
。第４図に示すｔｂ）（ｄｌのタイミング差はＦＦの動
作限界値に略等しい値となるようにゲート０４〜Ｇ６の
遅延量を調整する。このときＦＦの出力端子は１″とな
り出力信号Ｑ−ＯＵＴが安定したときｆｆ）のタイミン
グで、出力比較ストローブ５ＴＲＢをテスタが立てると
、ローＯＵＴの“′１”が確認できＦＦの動作セツティ
ングが正規になされたことが判る。(6) Embodiment of the Invention FIG. 3 is a diagram showing the configuration of an embodiment of the present invention, in which the test circuit of the present invention is incorporated inside the iC under test, and the internal circuit and the conventional D-OUT, CK-OUT are connected to each other. A test block TBK is provided between the test block and the terminal. Test block TBK includes delay type flip-flop FF, dry state gate)
G1. G2, gate G3. G4゜G5. G6. C7 is provided, the input of G1 is connected to the output of the rc internal circuit (1), the input of G2 is connected to the other output terminal, and the output of G1 is connected to the output terminal of D
-01T and game) G3 input and G2 output are CK-O
It is connected to the input of UT and gate G4, respectively. Also, the D terminal of FF is connected to IJ-1 of gate G3, and CK6J
jI terminal is supplied with the output of gate G6, and Q terminal is gate)
Connected to the input of C8. The test signal terminal TST is connected to the control poles of gates 1-Gl and G2. For example, give "1" to the TST terminal and open Gl and G2.
A conventional C tester is connected to each terminal of D-OUT and CK-OtlT, and a corresponding signal is given to each terminal. In the operation diagram of FIG. 3 shown in FIG. 4, when each signal is input from CJ-OLIT at timing (a) and from rl-OjlT at timing (C1), the time of (C1-(a) The value is selected to be equal to the "standard" time in FIG. The signal input to D-011T at the timing of tel is input to the data terminal of the FF at the timing of (d) via the gate 1-03. Adjust the delay amount of gates 04 to G6 so that the value is approximately equal to the limit value. At this time, the output terminal of FF becomes 1" and when the output signal Q-OUT becomes stable, the output comparison strobe 5TRB is activated at the timing of ff). When the tester sets , it is confirmed that the low OUT signal is "'1", indicating that the FF operation setting has been made properly.

次にテスタからの入力Ｄ−ＯＵＴ、ＣＭ−ＯＵＴを中止
して開放状態にし、また試験信号端子ＴＳＴを“０”に
しゲートＧｌ、Ｇ２を閉にする。ＩＣ内部回路からの出
力０Ｍ−０口ＴはゲートＧ２．Ｇ４−Ｇ６を介してＦＦ
のＣＫ端子へ、１ｌ−ＯｌｌＴはゲートＧｌ、Ｇ３を介
してＦＦのＤ端子へ印加される。ＦＦは前述の動作で出
力“１”となっているが、第５図Ａに示すように（ａ）
　（Ｃ）のタイミングでＩＣから出力が到来したときそ
の間隔が「規格」以上であったとき、タイミング（ｂ）
　ｆｄ）におけるＦＦへの新入力信号は第３図の場合と
同様にＦＦを正常に動作させＦＦのセットを解除する。Next, the inputs D-OUT and CM-OUT from the tester are stopped, and the test signal terminal TST is set to "0", and the gates G1 and G2 are closed. Output 0M-0 port T from the IC internal circuit is connected to gate G2. FF via G4-G6
1l-OllT is applied to the CK terminal of the FF, and 1l-OllT is applied to the D terminal of the FF via the gates Gl and G3. The FF outputs "1" due to the above operation, but as shown in Figure 5A (a)
When the output arrives from the IC at timing (C) and the interval is greater than the "standard", timing (b)
A new input signal to the FF in fd) causes the FF to operate normally and cancels the setting of the FF, as in the case of FIG.

若し第５図に示すように（ａｌ　（ｃ）の間隔が「規格
ｊ以下であったときタイミング（ｂｌ　（ｄｌはＦＦを
同様に動作させないからＦＦのセント状態が続く。即ち
第３図におけるＱ−ＯＵＴの状態を見ているときＩＣの
試験ができる。As shown in FIG. 5, if the interval of (al (c) is less than the standard j, the FF cent state continues because the timing (bl (dl) does not operate the FF in the same way. That is, in FIG. You can test the IC by checking the status of Q-OUT.

以上は試験ブロックを被試験ＩＣの内部に組み込んだ場
合について説明したが、試験ブロックＴＢＫのみを独立
して設りたり、１０テスタと組合せて構成することもで
きる。Although the case where the test block is incorporated inside the IC under test has been described above, the test block TBK can be provided independently or configured in combination with 10 testers.

（６）発明のすＪ果 このようにして本発明によると試験ブロックの形でフリ
ップフロップを使用するから、当初のセツティングの後
被試験ＩＣからの出力でフリップフロップの動作状態の
変化を見て、異なる２つの出力差が規格以上であるか否
かを短時間で簡便・確実に判断することができる。(6) Effects of the Invention In this way, according to the present invention, since a flip-flop is used in the form of a test block, changes in the operating state of the flip-flop can be monitored by the output from the IC under test after the initial setting. Therefore, it is possible to easily and reliably judge in a short time whether or not the difference between two different outputs exceeds the standard.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は被試験ＩＣとその出力信号を説明する図、第２
図は従来のｒｃ動作の試験方法を説明する図、第３図は
本発明の一実施例の構成を示す図、第４図・第５図は第
３図の動作説明図である。 ＴＢＫ−試験ブロック ＦＦ−一遅延型フリップフロップ ６１〜Ｇ７−ゲー１〜 特許出願人　富士通株式会社 代理人　弁理士　鈴木栄祐Figure 1 is a diagram explaining the IC under test and its output signal, Figure 2 is a diagram explaining the IC under test and its output signal.
3 is a diagram illustrating a conventional RC operation test method, FIG. 3 is a diagram showing the configuration of an embodiment of the present invention, and FIGS. 4 and 5 are diagrams explaining the operation of FIG. 3. TBK-Test block FF-1 delay type flip-flop 61~G7-Ge1~ Patent applicant Fujitsu Limited agent Patent attorney Eisuke Suzuki

Claims (1)

【特許請求の範囲】[Claims] 集積回路から出力される異なった２つの出力間の相対時
間差を検出し、良否を検査する集積回路の試験回路にお
いて、前記集積回路からの出力信号をデータ入力端子、
クロック入力端子にそれぞれ入力する遅延型フリップフ
ロップを具備し、該フリップフロップ出力端子の出力に
より被試験集積回路をチェックすることを特徴とする集
積回路の試験回路。In an integrated circuit test circuit that detects the relative time difference between two different outputs from an integrated circuit and inspects the quality, the output signal from the integrated circuit is connected to a data input terminal,
1. A test circuit for an integrated circuit, comprising delay type flip-flops each input to a clock input terminal, and checking an integrated circuit under test based on the output of the flip-flop output terminal.