JPH08125180A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08125180A JPH08125180A JP6260400A JP26040094A JPH08125180A JP H08125180 A JPH08125180 A JP H08125180A JP 6260400 A JP6260400 A JP 6260400A JP 26040094 A JP26040094 A JP 26040094A JP H08125180 A JPH08125180 A JP H08125180A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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Abstract
(57)【要約】
【目的】 結晶欠陥が空乏層内に分布することにより生
ずるリーク電流の発生を低減する。 【構成】 ｐ- シリコン基板１の素子分離領域６０の表
面には分離酸化膜５が形成されている。この分離酸化膜
５によって分離された素子形成領域５０内には、１対の
ｎ型ソース／ドレイン領域１１を有するｎＭＯＳトラン
ジスタ２０が形成されている。ｐ- シリコン基板１に
は、素子分離領域６０では分離酸化膜５の下面に接する
ように、かつ素子形成領域５０ではｐ- シリコン基板１
の表面から所定の深さ位置を延びるようにｐ+ 不純物拡
散領域３が形成されている。分離酸化膜５の側端部に
は、ｎ型ソース／ドレイン領域１１に接するように、ｐ
- シリコン基板１よりｐ型不純物濃度の高いｐ型不純物
拡散領域１３が形成されている。
ずるリーク電流の発生を低減する。 【構成】 ｐ- シリコン基板１の素子分離領域６０の表
面には分離酸化膜５が形成されている。この分離酸化膜
５によって分離された素子形成領域５０内には、１対の
ｎ型ソース／ドレイン領域１１を有するｎＭＯＳトラン
ジスタ２０が形成されている。ｐ- シリコン基板１に
は、素子分離領域６０では分離酸化膜５の下面に接する
ように、かつ素子形成領域５０ではｐ- シリコン基板１
の表面から所定の深さ位置を延びるようにｐ+ 不純物拡
散領域３が形成されている。分離酸化膜５の側端部に
は、ｎ型ソース／ドレイン領域１１に接するように、ｐ
- シリコン基板１よりｐ型不純物濃度の高いｐ型不純物
拡散領域１３が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に半導体素子分離構造とその製造方
法に関するものである。
製造方法に関し、特に半導体素子分離構造とその製造方
法に関するものである。
【０００２】
【従来の技術】まず、従来の半導体装置の構成について
図を用いて説明する。
図を用いて説明する。
【０００３】図２４は、従来の半導体装置の構成を概略
的に示す断面図である。図２４を参照して、ｐ型シリコ
ン基板１の素子分離領域６０の表面には、分離酸化膜５
が形成されている。この分離酸化膜５によって分離され
る素子形成領域６０に、ｎＭＯＳ（Metal Oxide Semico
nductor)トランジスタ２０が形成されている。
的に示す断面図である。図２４を参照して、ｐ型シリコ
ン基板１の素子分離領域６０の表面には、分離酸化膜５
が形成されている。この分離酸化膜５によって分離され
る素子形成領域６０に、ｎＭＯＳ（Metal Oxide Semico
nductor)トランジスタ２０が形成されている。
【０００４】ｎＭＯＳトランジスタ２０は、１対のソー
ス／ドレイン領域１１と、ゲート酸化膜１５と、ゲート
電極層１７とを含んでいる。１対のソース／ドレイン領
域１１は、ｐ型シリコン基板１の表面に互いに所定の距
離を隔てて形成されている。このソース／ドレイン領域
１１は、比較的低濃度のｎ- 不純物拡散領域７と比較的
高濃度のｎ+ 不純物拡散領域９との二重構造、すなわ
ち、ＬＤＤ（Lightly Doped Drain ）構造を有してい
る。１対のソース／ドレイン領域１１に挟まれる領域上
には、ゲート酸化膜１５を介在してゲート電極層１７が
形成されている。
ス／ドレイン領域１１と、ゲート酸化膜１５と、ゲート
電極層１７とを含んでいる。１対のソース／ドレイン領
域１１は、ｐ型シリコン基板１の表面に互いに所定の距
離を隔てて形成されている。このソース／ドレイン領域
１１は、比較的低濃度のｎ- 不純物拡散領域７と比較的
高濃度のｎ+ 不純物拡散領域９との二重構造、すなわ
ち、ＬＤＤ（Lightly Doped Drain ）構造を有してい
る。１対のソース／ドレイン領域１１に挟まれる領域上
には、ゲート酸化膜１５を介在してゲート電極層１７が
形成されている。
【０００５】ソース／ドレイン領域１１がＬＤＤ構造と
なっているため、ドレイン領域近傍でのチャネル方向の
電界強度が緩和され、ホットエレクトロンの発生が抑制
される。また、このソース／ドレイン領域１１は、分離
酸化膜５と隣接している。なお、ゲート電極層１１７の
側壁を被覆するように、側壁絶縁層１９が形成されてい
る。
なっているため、ドレイン領域近傍でのチャネル方向の
電界強度が緩和され、ホットエレクトロンの発生が抑制
される。また、このソース／ドレイン領域１１は、分離
酸化膜５と隣接している。なお、ゲート電極層１１７の
側壁を被覆するように、側壁絶縁層１９が形成されてい
る。
【０００６】ｐ型シリコン基板１内には、ｐ+ 不純物拡
散領域３が形成されている。このｐ + 不純物拡散領域３
は、素子分離領域６０では分離酸化膜５の下面に接して
おり、素子形成領域５０では、ｎＭＯＳトランジスタ２
０の下側付近に位置するように形成されている。このｐ
+ 不純物拡散領域３のｐ型不純物濃度が、ｐ型シリコン
基板１の不純物濃度よりも濃くなるように設定されてい
る。また、ｐ+ 不純物拡散領域３は、点線３ａでｐ型の
不純物濃度ピークを有している。このｐ+ 不純物拡散領
域３と素子分離酸化膜５とは、ｎＭＯＳトランジスタ２
０を他の素子と電気的に分離する役割をなしている。
散領域３が形成されている。このｐ + 不純物拡散領域３
は、素子分離領域６０では分離酸化膜５の下面に接して
おり、素子形成領域５０では、ｎＭＯＳトランジスタ２
０の下側付近に位置するように形成されている。このｐ
+ 不純物拡散領域３のｐ型不純物濃度が、ｐ型シリコン
基板１の不純物濃度よりも濃くなるように設定されてい
る。また、ｐ+ 不純物拡散領域３は、点線３ａでｐ型の
不純物濃度ピークを有している。このｐ+ 不純物拡散領
域３と素子分離酸化膜５とは、ｎＭＯＳトランジスタ２
０を他の素子と電気的に分離する役割をなしている。
【０００７】図２５と図２６とは、図２４のＣ5A−Ｃ5B
とＤ5A−Ｄ5B線に沿う部分の位置に対応したキャリア濃
度の変化を示す図である。図２５と図２６とを参照し
て、従来の半導体装置においては、ｐ型シリコン基板１
のｐ型不純物濃度は実質的に１×１０15ｃｍ-3であり、
ｐ+ 不純物拡散領域３のｐ型不純物濃度は１×１０17ｃ
ｍ-3以上１×１０18ｃｍ-3以下である。またｎ+ 不純物
拡散領域９のｎ型不純物濃度は〜１×１０20ｃｍ-3であ
り、ｎ- 不純物拡散領域７のｎ型不純物濃度は１×１０
17ｃｍ-3以上１×１０18ｃｍ-3以下である。
とＤ5A−Ｄ5B線に沿う部分の位置に対応したキャリア濃
度の変化を示す図である。図２５と図２６とを参照し
て、従来の半導体装置においては、ｐ型シリコン基板１
のｐ型不純物濃度は実質的に１×１０15ｃｍ-3であり、
ｐ+ 不純物拡散領域３のｐ型不純物濃度は１×１０17ｃ
ｍ-3以上１×１０18ｃｍ-3以下である。またｎ+ 不純物
拡散領域９のｎ型不純物濃度は〜１×１０20ｃｍ-3であ
り、ｎ- 不純物拡散領域７のｎ型不純物濃度は１×１０
17ｃｍ-3以上１×１０18ｃｍ-3以下である。
【０００８】次に、図２４に示す従来の半導体装置の製
造方法について説明する。図２７〜図３４は、従来の半
導体装置の製造方法を工程順に示す概略断面図である。
造方法について説明する。図２７〜図３４は、従来の半
導体装置の製造方法を工程順に示す概略断面図である。
【０００９】まず図２５を参照して、ｐ型シリコン基板
１の表面全面に、薄いシリコン酸化膜２１が形成され
る。この薄いシリコン酸化膜２１の表面全面に、シリコ
ン窒化膜２３が形成される。
１の表面全面に、薄いシリコン酸化膜２１が形成され
る。この薄いシリコン酸化膜２１の表面全面に、シリコ
ン窒化膜２３が形成される。
【００１０】図２８を参照して、シリコン窒化膜２３の
表面全面にフォトレジスト２５が塗布される。このフォ
トレジスト２５は、露光処理などによりパターニングさ
れる。このパターニングされたレジストパターン２５を
マスクとしてシリコン窒化膜２３がパターニングされ
る。この後、レジストパターン２５が除去される。
表面全面にフォトレジスト２５が塗布される。このフォ
トレジスト２５は、露光処理などによりパターニングさ
れる。このパターニングされたレジストパターン２５を
マスクとしてシリコン窒化膜２３がパターニングされ
る。この後、レジストパターン２５が除去される。
【００１１】図２９を参照して、シリコン窒化膜２３を
マスクとしてＬＯＣＯＳ（Local Oxidation of Silico
n）によりシリコン窒化膜２３から露出している部分が
選択酸化される。この選択酸化により、ｐ型シリコン基
板１の表面には、分離酸化膜５が形成される。この後、
ｐ型シリコン基板１上のシリコン窒化膜２３と薄いシリ
コン酸化膜２１とが順次エッチング除去される。
マスクとしてＬＯＣＯＳ（Local Oxidation of Silico
n）によりシリコン窒化膜２３から露出している部分が
選択酸化される。この選択酸化により、ｐ型シリコン基
板１の表面には、分離酸化膜５が形成される。この後、
ｐ型シリコン基板１上のシリコン窒化膜２３と薄いシリ
コン酸化膜２１とが順次エッチング除去される。
【００１２】図３０を参照して、ｐ型シリコン基板１の
表面全面にボロン（Ｂ）がイオン注入される。この注入
により、ｐ型シリコン基板１内には、ｐ+ 不純物拡散領
域３が形成される。このｐ+ 不純物拡散領域３は、素子
分離領域では分離酸化膜５の下側近傍に、素子形成領域
ではｐ型シリコン基板１の表面から所定深さ位置となる
ように形成される。なお、このｐ+ 不純物拡散領域３の
不純物濃度は、ｐ型シリコン基板１の不純物濃度より高
く設定される。
表面全面にボロン（Ｂ）がイオン注入される。この注入
により、ｐ型シリコン基板１内には、ｐ+ 不純物拡散領
域３が形成される。このｐ+ 不純物拡散領域３は、素子
分離領域では分離酸化膜５の下側近傍に、素子形成領域
ではｐ型シリコン基板１の表面から所定深さ位置となる
ように形成される。なお、このｐ+ 不純物拡散領域３の
不純物濃度は、ｐ型シリコン基板１の不純物濃度より高
く設定される。
【００１３】図３１を参照して、熱酸化などによりｐ型
シリコン基板１の露出する表面上に薄いシリコン酸化膜
１５が形成される。このｐ型シリコン基板１の表面全面
に多結晶シリコン層１７が形成される。
シリコン基板１の露出する表面上に薄いシリコン酸化膜
１５が形成される。このｐ型シリコン基板１の表面全面
に多結晶シリコン層１７が形成される。
【００１４】図３２を参照して、多結晶シリコン層１７
と、薄いシリコン酸化膜１５とがフォトリソグラフィ
法、ＲＩＥ（Reactivi Ion Etching）法などにより順次
パターニングされる。これにより、ゲート電極層１７と
ゲート酸化膜１５とが形成される。またゲート電極層１
７と分離酸化膜５とをマスクとして、ｐ型シリコン基板
１の表面全面にリン（Ｐ）がイオン注入される。この注
入により、ゲート電極層１７の下側領域を挟むように１
対のｎ- 不純物拡散領域７がｐ型シリコン基板１の表面
に形成される。
と、薄いシリコン酸化膜１５とがフォトリソグラフィ
法、ＲＩＥ（Reactivi Ion Etching）法などにより順次
パターニングされる。これにより、ゲート電極層１７と
ゲート酸化膜１５とが形成される。またゲート電極層１
７と分離酸化膜５とをマスクとして、ｐ型シリコン基板
１の表面全面にリン（Ｐ）がイオン注入される。この注
入により、ゲート電極層１７の下側領域を挟むように１
対のｎ- 不純物拡散領域７がｐ型シリコン基板１の表面
に形成される。
【００１５】図３３を参照して、ｐ型シリコン基板１の
表面全面にシリコン酸化膜が形成された後、このシリコ
ン酸化膜に異方性エッチングが施される。このエッチン
グにより、ゲート電極層１７の側壁を被覆するように側
壁絶縁層１９が形成される。
表面全面にシリコン酸化膜が形成された後、このシリコ
ン酸化膜に異方性エッチングが施される。このエッチン
グにより、ゲート電極層１７の側壁を被覆するように側
壁絶縁層１９が形成される。
【００１６】図３４を参照して、側壁絶縁層１９と、ゲ
ート電極層１７と、分離酸化膜１３とをマスクとして、
ｐ型シリコン基板１の表面全面にヒ素（Ａｓ）がイオン
注入される。この注入により、ゲート電極層１７とサイ
ドウォール１９との下側領域を挟むように１対のｎ+ 不
純物拡散領域９が形成される。このｎ+ 不純物拡散領域
９とｎ- 不純物拡散領域７とによりＬＤＤ（Lightly Do
ped Drain ）構造を有するｎ型ソース／ドレイン領域１
１が構成される。
ート電極層１７と、分離酸化膜１３とをマスクとして、
ｐ型シリコン基板１の表面全面にヒ素（Ａｓ）がイオン
注入される。この注入により、ゲート電極層１７とサイ
ドウォール１９との下側領域を挟むように１対のｎ+ 不
純物拡散領域９が形成される。このｎ+ 不純物拡散領域
９とｎ- 不純物拡散領域７とによりＬＤＤ（Lightly Do
ped Drain ）構造を有するｎ型ソース／ドレイン領域１
１が構成される。
【００１７】この１対のｎ型ソース／ドレイン領域１１
と、ゲート酸化膜１５と、ゲート電極層１７とによりｎ
ＭＯＳトランジスタ２０が構成される。
と、ゲート酸化膜１５と、ゲート電極層１７とによりｎ
ＭＯＳトランジスタ２０が構成される。
【００１８】なお、ｎ+ は、比較的高いｎ型不純物濃度
を有することを示し、またｎ- は比較的低いｎ型不純物
濃度を有することを示している。またｐ+ は、比較的高
いｐ型不純物濃度を有することを示し、またｐ- は比較
的低いｐ型不純物濃度を有することを示している。
を有することを示し、またｎ- は比較的低いｎ型不純物
濃度を有することを示している。またｐ+ は、比較的高
いｐ型不純物濃度を有することを示し、またｐ- は比較
的低いｐ型不純物濃度を有することを示している。
【００１９】
【発明が解決しようとする課題】ＬＯＣＯＳ分離構造に
おいて、分離酸化膜５を形成すると、図２４に示すよう
にｐ型シリコン基板１と分離酸化膜５との界面近傍に結
晶欠陥５０が生じ、この結晶欠陥５０がリーク電流の原
因になることが知られている。この結晶欠陥５０を介し
て流れるリーク電流は、結晶欠陥５０がｎ型ソース／ド
レイン領域１１とｐ型シリコン基板１とにより構成され
るｐｎ接合部の空乏層内に分布すると大きくなることが
知られている。このことは、たとえば日刊工業「ＭＯＳ
電界効果トランジスタ」 菅野、小野、垂井編 ｐ２１
９、および Solid-State Electronics vol. ９，pp７８
３−８０６，１９６６に記載されている。
おいて、分離酸化膜５を形成すると、図２４に示すよう
にｐ型シリコン基板１と分離酸化膜５との界面近傍に結
晶欠陥５０が生じ、この結晶欠陥５０がリーク電流の原
因になることが知られている。この結晶欠陥５０を介し
て流れるリーク電流は、結晶欠陥５０がｎ型ソース／ド
レイン領域１１とｐ型シリコン基板１とにより構成され
るｐｎ接合部の空乏層内に分布すると大きくなることが
知られている。このことは、たとえば日刊工業「ＭＯＳ
電界効果トランジスタ」 菅野、小野、垂井編 ｐ２１
９、および Solid-State Electronics vol. ９，pp７８
３−８０６，１９６６に記載されている。
【００２０】そこで、かかるｐｎ接合部の空乏層の延び
を抑制するための不純物分布の設計が必要となる。この
ような空乏層の延びを抑制することを目的とした不純物
分布の構成は、特開平２−１３３９２９号公報に示され
ている。以下、上記公報に示された構成について説明す
る。
を抑制するための不純物分布の設計が必要となる。この
ような空乏層の延びを抑制することを目的とした不純物
分布の構成は、特開平２−１３３９２９号公報に示され
ている。以下、上記公報に示された構成について説明す
る。
【００２１】図３５は、上記公報に示された半導体装置
の構成を概略的に示す断面図である。図３５を参照し
て、シリコン基板３０１の表面には、選択的に分離酸化
膜３０５が形成されている。この分離酸化膜３０５の下
側近傍であってｐ型シリコン基板３０１内には、ｐ+ チ
ャネルカット層３０３が形成されている。この分離酸化
膜３０５とｐ+ チャネルカット層３０３とにより分離さ
れる素子形成領域には、ｎＭＯＳトランジスタ３２０が
形成されている。
の構成を概略的に示す断面図である。図３５を参照し
て、シリコン基板３０１の表面には、選択的に分離酸化
膜３０５が形成されている。この分離酸化膜３０５の下
側近傍であってｐ型シリコン基板３０１内には、ｐ+ チ
ャネルカット層３０３が形成されている。この分離酸化
膜３０５とｐ+ チャネルカット層３０３とにより分離さ
れる素子形成領域には、ｎＭＯＳトランジスタ３２０が
形成されている。
【００２２】このｎＭＯＳトランジスタ３２０は、１対
のソース／ドレイン領域３０７、３０９、３１３と、ゲ
ート絶縁膜３１５と、ゲート電極層３１７とを有してい
る。１対のソース／ドレイン領域３０７、３０９、３１
３はｐ型シリコン基板３０１の表面に形成されている。
この１対のソース／ドレイン領域に挟まれる領域上にゲ
ート絶縁膜３１５を介在してゲート電極層３１７が形成
されている。
のソース／ドレイン領域３０７、３０９、３１３と、ゲ
ート絶縁膜３１５と、ゲート電極層３１７とを有してい
る。１対のソース／ドレイン領域３０７、３０９、３１
３はｐ型シリコン基板３０１の表面に形成されている。
この１対のソース／ドレイン領域に挟まれる領域上にゲ
ート絶縁膜３１５を介在してゲート電極層３１７が形成
されている。
【００２３】上記公報に示される半導体装置の構成にお
いては、ソース／ドレイン領域は、ＬＤＤ構造を構成す
る部分３０７、３０９および結晶欠陥によるリーク電流
を防止する部分３１３とを有している。つまり、ｎ型不
純物拡散領域３１３は分離酸化膜３０５の側端部に設け
られている。これにより、分離絶縁膜３０５の形成時に
ｐ型シリコン基板３０１と分離酸化膜３０５との界面近
傍に形成される結晶欠陥はｎ型不純物拡散領域３１３の
領域内に包含する。このため、ｎＭＯＳトランジスタの
動作時において分離酸化膜３０５の側端部に導入された
結晶欠陥が空乏層に分布することは抑制される。結果と
して、分離酸化膜３０５の側端部の結晶欠陥が空乏層内
に分布することにより生ずるリーク電流の発生は防止さ
れ、素子特性が改善される。
いては、ソース／ドレイン領域は、ＬＤＤ構造を構成す
る部分３０７、３０９および結晶欠陥によるリーク電流
を防止する部分３１３とを有している。つまり、ｎ型不
純物拡散領域３１３は分離酸化膜３０５の側端部に設け
られている。これにより、分離絶縁膜３０５の形成時に
ｐ型シリコン基板３０１と分離酸化膜３０５との界面近
傍に形成される結晶欠陥はｎ型不純物拡散領域３１３の
領域内に包含する。このため、ｎＭＯＳトランジスタの
動作時において分離酸化膜３０５の側端部に導入された
結晶欠陥が空乏層に分布することは抑制される。結果と
して、分離酸化膜３０５の側端部の結晶欠陥が空乏層内
に分布することにより生ずるリーク電流の発生は防止さ
れ、素子特性が改善される。
【００２４】ところが、図３５に示す上記公報に示され
た構成では、回路動作が遅い、素子分離能力が低
い、という問題点があった。以下、その問題点について
詳細に説明する。
た構成では、回路動作が遅い、素子分離能力が低
い、という問題点があった。以下、その問題点について
詳細に説明する。
【００２５】 回路動作の遅延化 図３５に示す半導体装置では、結晶欠陥によるリーク電
流の発生を防止すべくｎ型不純物拡散領域３１３が付加
されている。ところが、このｎ型不純物拡散領域３１３
を付加したことにより、ｐ型シリコン基板３０１とｎ型
ソース／ドレイン領域とのｐｎ接合面積が増加すること
になる。結果としてｐｎ接合部において接合容量が増加
し、回路動作が遅延化してしまう。
流の発生を防止すべくｎ型不純物拡散領域３１３が付加
されている。ところが、このｎ型不純物拡散領域３１３
を付加したことにより、ｐ型シリコン基板３０１とｎ型
ソース／ドレイン領域とのｐｎ接合面積が増加すること
になる。結果としてｐｎ接合部において接合容量が増加
し、回路動作が遅延化してしまう。
【００２６】 素子分離能力の低下 図３６は、図３５に示す半導体装置が複数個形成された
構成を示す概略断面図である。図３６を参照して、ｎ型
不純物拡散領域３１３を付加したことにより、隣接する
ｎＭＯＳトランジスタ３２０のｎ型ソース／ドレイン領
域間の間隔Ｌ2が、縮小化する。つまり、ｎ型不純物拡
散領域３１３を設けない場合においては、隣接するｎＭ
ＯＳトランジスタ３２０のｎ型ソース／ドレイン領域間
の間隔Ｌ 1 はほぼ分離酸化膜３０５の幅と同様である。
これに対し、ｎ型不純物拡散領域３１３を設けた場合に
は、隣接するｎ型ソース／ドレイン領域間の間隔Ｌ2 は
この分離酸化膜３０５の幅より狭くなる。このため、隣
接するｎＭＯＳトランジスタ３２０のｎ型ソース／ドレ
イン領域間において電気的分離の能力が低下してしま
う。
構成を示す概略断面図である。図３６を参照して、ｎ型
不純物拡散領域３１３を付加したことにより、隣接する
ｎＭＯＳトランジスタ３２０のｎ型ソース／ドレイン領
域間の間隔Ｌ2が、縮小化する。つまり、ｎ型不純物拡
散領域３１３を設けない場合においては、隣接するｎＭ
ＯＳトランジスタ３２０のｎ型ソース／ドレイン領域間
の間隔Ｌ 1 はほぼ分離酸化膜３０５の幅と同様である。
これに対し、ｎ型不純物拡散領域３１３を設けた場合に
は、隣接するｎ型ソース／ドレイン領域間の間隔Ｌ2 は
この分離酸化膜３０５の幅より狭くなる。このため、隣
接するｎＭＯＳトランジスタ３２０のｎ型ソース／ドレ
イン領域間において電気的分離の能力が低下してしま
う。
【００２７】以上より、本発明の１の目的は、結晶欠陥
が空乏層内に分布することにより生ずるリーク電流の発
生を低減することである。
が空乏層内に分布することにより生ずるリーク電流の発
生を低減することである。
【００２８】また本発明の他の目的は、回路動作の遅延
の抑制と電気的分離の能力の向上とを図ることのできる
半導体装置を提供することである。
の抑制と電気的分離の能力の向上とを図ることのできる
半導体装置を提供することである。
【００２９】
【課題を解決するための手段】請求項１に記載の半導体
装置は、第１導電型の半導体基板と、分離絶縁膜と、第
１導電型の第１不純物領域と、第２導電型の第２不純物
領域と、第１導電型の第３不純物領域とを備えている。
半導体基板は、主表面を有し、第１の濃度で第１導電型
の不純物を有している。分離絶縁膜は、半導体基板の主
表面に素子形成領域を分離するように形成されている。
第１不純物領域は、半導体基板内で分離絶縁膜の下面に
接するように位置し、第１の濃度より高い第２の濃度で
第１導電型の不純物を有している。第２の不純物領域
は、分離絶縁膜に隣接する素子形成領域内で半導体基板
の主表面に形成されている。第３不純物領域は、第１不
純物領域と第２不純物領域との間で、分離絶縁膜に沿う
ように、かつ第２不純物領域に接するように半導体基板
内に形成され、第１の濃度よりも高く第２の濃度よりも
低い第３の濃度で第１導電型の不純物を有している。
装置は、第１導電型の半導体基板と、分離絶縁膜と、第
１導電型の第１不純物領域と、第２導電型の第２不純物
領域と、第１導電型の第３不純物領域とを備えている。
半導体基板は、主表面を有し、第１の濃度で第１導電型
の不純物を有している。分離絶縁膜は、半導体基板の主
表面に素子形成領域を分離するように形成されている。
第１不純物領域は、半導体基板内で分離絶縁膜の下面に
接するように位置し、第１の濃度より高い第２の濃度で
第１導電型の不純物を有している。第２の不純物領域
は、分離絶縁膜に隣接する素子形成領域内で半導体基板
の主表面に形成されている。第３不純物領域は、第１不
純物領域と第２不純物領域との間で、分離絶縁膜に沿う
ように、かつ第２不純物領域に接するように半導体基板
内に形成され、第１の濃度よりも高く第２の濃度よりも
低い第３の濃度で第１導電型の不純物を有している。
【００３０】請求項２に記載の半導体装置では、第１不
純物領域は半導体基板内で分離絶縁膜の下面に接した位
置から素子形成領域内の所定の深さ位置に延び、第１導
電型の不純物濃度ピークを有している。
純物領域は半導体基板内で分離絶縁膜の下面に接した位
置から素子形成領域内の所定の深さ位置に延び、第１導
電型の不純物濃度ピークを有している。
【００３１】請求項３に記載の半導体装置では、第３不
純物領域は第２不純物領域の下面に沿って延びている。
純物領域は第２不純物領域の下面に沿って延びている。
【００３２】請求項４に記載の半導体装置は、１対のソ
ース／ドレイン領域を有するＭＩＳトランジスタを半導
体基板の主表面にさらに備えている。第２不純物領域は
このＭＩＳトランジスタのソース／ドレイン領域であ
る。
ース／ドレイン領域を有するＭＩＳトランジスタを半導
体基板の主表面にさらに備えている。第２不純物領域は
このＭＩＳトランジスタのソース／ドレイン領域であ
る。
【００３３】請求項５に記載の半導体装置では、第１の
濃度は実質的に１×１０15ｃｍ-3であり、第２の濃度は
１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下であり、第
３の濃度は１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下
である。
濃度は実質的に１×１０15ｃｍ-3であり、第２の濃度は
１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下であり、第
３の濃度は１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下
である。
【００３４】請求項６に記載の半導体装置の製造方法
は、以下の工程を備えている。まず第１の濃度で第１導
電型の不純物を有する第１導電型の半導体基板の主表面
に素子形成領域を分離するように分離絶縁膜が形成され
る。そして第１の濃度より高い第２の濃度で第１導電型
の不純物を有する第１導電型の第１不純物領域が、半導
体基板内で分離絶縁膜の下面に接するように形成され
る。そして分離絶縁膜に隣接する素子形成領域内で半導
体基板の主表面に第２導電型の第２不純物領域が形成さ
れる。そして第１の濃度よりも高く第２の濃度よりも低
い第３の濃度で第１導電型の不純物を有する第１導電型
の第３不純物領域が、第１不純物領域と第２不純物領域
との間で分離絶縁膜に沿うように、かつ第２不純物領域
に接するように半導体基板内に形成される。
は、以下の工程を備えている。まず第１の濃度で第１導
電型の不純物を有する第１導電型の半導体基板の主表面
に素子形成領域を分離するように分離絶縁膜が形成され
る。そして第１の濃度より高い第２の濃度で第１導電型
の不純物を有する第１導電型の第１不純物領域が、半導
体基板内で分離絶縁膜の下面に接するように形成され
る。そして分離絶縁膜に隣接する素子形成領域内で半導
体基板の主表面に第２導電型の第２不純物領域が形成さ
れる。そして第１の濃度よりも高く第２の濃度よりも低
い第３の濃度で第１導電型の不純物を有する第１導電型
の第３不純物領域が、第１不純物領域と第２不純物領域
との間で分離絶縁膜に沿うように、かつ第２不純物領域
に接するように半導体基板内に形成される。
【００３５】請求項７に記載の半導体装置の製造方法で
は、第３不純物領域を形成する工程は、半導体基板に第
１導電型の不純物を斜め回転注入法により、半導体基板
の主表面に直交する法線に対して３０度以上６０度以下
の角度で注入する工程を含む。
は、第３不純物領域を形成する工程は、半導体基板に第
１導電型の不純物を斜め回転注入法により、半導体基板
の主表面に直交する法線に対して３０度以上６０度以下
の角度で注入する工程を含む。
【００３６】
【作用】請求項１〜５に記載の半導体装置では、第３不
純物領域が分離絶縁膜の側端部においてＭＯＳトランジ
スタのソース／ドレイン領域となるべき第２不純物領域
に接している。この第３不純物領域は半導体基板より高
い不純物濃度を有している。このため、第３不純物領域
と第２不純物領域とにより構成されるｐｎ接合部におい
て空乏層の広がりは抑制される。したがって、空乏層内
に取込まれる結晶欠陥も少なくなり、この結晶欠陥より
生ずるリーク電流は低減される。
純物領域が分離絶縁膜の側端部においてＭＯＳトランジ
スタのソース／ドレイン領域となるべき第２不純物領域
に接している。この第３不純物領域は半導体基板より高
い不純物濃度を有している。このため、第３不純物領域
と第２不純物領域とにより構成されるｐｎ接合部におい
て空乏層の広がりは抑制される。したがって、空乏層内
に取込まれる結晶欠陥も少なくなり、この結晶欠陥より
生ずるリーク電流は低減される。
【００３７】また、第３不純物領域はＭＯＳトランジス
タのソース／ドレイン領域となるべき第２不純物領域と
は逆導電型を有している。このため、第２不純物領域を
設けても、ＭＯＳトランジスタのソース／ドレイン領域
と半導体基板との間に構成されるｐｎ接合面積が増大す
ることはない。よって、ｐｎ接合容量が増加することも
ないため、回路動作は高速のまま維持することができ
る。
タのソース／ドレイン領域となるべき第２不純物領域と
は逆導電型を有している。このため、第２不純物領域を
設けても、ＭＯＳトランジスタのソース／ドレイン領域
と半導体基板との間に構成されるｐｎ接合面積が増大す
ることはない。よって、ｐｎ接合容量が増加することも
ないため、回路動作は高速のまま維持することができ
る。
【００３８】さらに、第３不純物領域を設けても、隣接
するＭＯＳトランジスタ間のソース／ドレイン領域とな
るべき第２不純物領域の間隔が狭くなることはない。ま
た、第２不純物領域に接する第３不純物領域は半導体基
板より高い第１導電型の不純物濃度を有している。この
ように高い不純物濃度を有する第３不純物領域が、隣接
するＭＯＳトランジスタ間のソース／ドレイン領域とな
るべき第２不純物領域間に第１不純物領域以外に付加さ
れるため、電気的分離の能力が高くなる。
するＭＯＳトランジスタ間のソース／ドレイン領域とな
るべき第２不純物領域の間隔が狭くなることはない。ま
た、第２不純物領域に接する第３不純物領域は半導体基
板より高い第１導電型の不純物濃度を有している。この
ように高い不純物濃度を有する第３不純物領域が、隣接
するＭＯＳトランジスタ間のソース／ドレイン領域とな
るべき第２不純物領域間に第１不純物領域以外に付加さ
れるため、電気的分離の能力が高くなる。
【００３９】請求項６に記載の半導体装置の製造方法で
は、結晶欠陥によるリーク電流の発生が低減され、かつ
回路動作の遅延が抑制され、かつ電気的能力が高い半導
体装置を製造することができる。
は、結晶欠陥によるリーク電流の発生が低減され、かつ
回路動作の遅延が抑制され、かつ電気的能力が高い半導
体装置を製造することができる。
【００４０】請求項７に記載の半導体装置の製造方法で
は、斜め回転注入法により、第１不純物領域が形成され
るため、分離絶縁膜の側端部近傍において、第１不純物
領域と第２不純物領域とが接近して形成される。この第
１不純物領域は、第３不純物領域より第１導電型の不純
物濃度が高いため、第１不純物領域と第３不純物領域と
が接近することにより、一層空乏層の広がりを抑制する
ことができる。したがって、結晶欠陥が空乏層内に分布
することによるリーク電流の発生はより一層抑制され
る。
は、斜め回転注入法により、第１不純物領域が形成され
るため、分離絶縁膜の側端部近傍において、第１不純物
領域と第２不純物領域とが接近して形成される。この第
１不純物領域は、第３不純物領域より第１導電型の不純
物濃度が高いため、第１不純物領域と第３不純物領域と
が接近することにより、一層空乏層の広がりを抑制する
ことができる。したがって、結晶欠陥が空乏層内に分布
することによるリーク電流の発生はより一層抑制され
る。
【００４１】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
説明する。
【００４２】実施例１ 図１は、本発明の実施例１における半導体装置の構成を
概略的に示す断面図である。図１を参照して、ｐ- シリ
コン基板１の素子分離領域６０の表面はシリコン酸化物
よりなる分離酸化膜５が形成されている。また分離酸化
膜５によって分離されるｐ- シリコン基板１の素子形成
領域５０の表面にはｎＭＯＳトランジスタ２０が形成さ
れている。
概略的に示す断面図である。図１を参照して、ｐ- シリ
コン基板１の素子分離領域６０の表面はシリコン酸化物
よりなる分離酸化膜５が形成されている。また分離酸化
膜５によって分離されるｐ- シリコン基板１の素子形成
領域５０の表面にはｎＭＯＳトランジスタ２０が形成さ
れている。
【００４３】ｎＭＯＳトランジスタ２０は、１対のソー
ス／ドレイン領域１１と、ゲート酸化膜１５と、ゲート
電極層１７とを有している。１対のｎ型ソース／ドレイ
ン領域１１は、ｐ- シリコン基板１の表面に所定の距離
を介して形成されている。この１対のソース／ドレイン
領域１１は、ＬＤＤ構造を有している。すなわち、ソー
ス／ドレイン領域１１は、比較的低濃度のｎ- 不純物拡
散領域７と、比較的高濃度のｎ+ 不純物拡散領域９の二
重構造よりなっている。この１対のソース／ドレイン領
域１１に挟まれる領域上にゲート酸化膜１５を介在して
ゲート電極層１７が形成されている。
ス／ドレイン領域１１と、ゲート酸化膜１５と、ゲート
電極層１７とを有している。１対のｎ型ソース／ドレイ
ン領域１１は、ｐ- シリコン基板１の表面に所定の距離
を介して形成されている。この１対のソース／ドレイン
領域１１は、ＬＤＤ構造を有している。すなわち、ソー
ス／ドレイン領域１１は、比較的低濃度のｎ- 不純物拡
散領域７と、比較的高濃度のｎ+ 不純物拡散領域９の二
重構造よりなっている。この１対のソース／ドレイン領
域１１に挟まれる領域上にゲート酸化膜１５を介在して
ゲート電極層１７が形成されている。
【００４４】なお、ゲート電極層１７の側壁部を被覆す
るように側壁絶縁層１９が、たとえばシリコン酸化膜に
より形成されている。
るように側壁絶縁層１９が、たとえばシリコン酸化膜に
より形成されている。
【００４５】ｐ- シリコン基板１内にはｐ+ 不純物拡散
領域３が形成されている。このｐ+不純物拡散領域３
は、素子分離領域６０では分離酸化膜５の下面に接する
ように、かつ素子形成領域５０ではｐ- シリコン基板１
の表面から所定の深さ位置となるように形成されてい
る。また、このｐ+ 不純物拡散領域３は点線３ａで示す
位置に不純物濃度ピークを有している。
領域３が形成されている。このｐ+不純物拡散領域３
は、素子分離領域６０では分離酸化膜５の下面に接する
ように、かつ素子形成領域５０ではｐ- シリコン基板１
の表面から所定の深さ位置となるように形成されてい
る。また、このｐ+ 不純物拡散領域３は点線３ａで示す
位置に不純物濃度ピークを有している。
【００４６】分離酸化膜５の側端部近傍であって、ｎ型
ソース／ドレイン領域１１とｐ+ 不純物拡散領域３との
間には、ｎ型ソース／ドレイン領域１１に接するように
ｐ型不純物拡散領域１３が形成されている。
ソース／ドレイン領域１１とｐ+ 不純物拡散領域３との
間には、ｎ型ソース／ドレイン領域１１に接するように
ｐ型不純物拡散領域１３が形成されている。
【００４７】図２と図３とは、図１のＣ1A−Ｃ1B線とＤ
1A−Ｄ1B線に沿う部分の位置に対応したキャリア濃度の
変化を示す図である。
1A−Ｄ1B線に沿う部分の位置に対応したキャリア濃度の
変化を示す図である。
【００４８】図２と図３とを参照して、ｐ- シリコン基
板１のｐ型不純物濃度は実質的に１×１０15ｃｍ-3であ
り、ｐ+ 不純物拡散領域３のｐ型不純物濃度は１×１０
17ｃｍ-3以上１×１０18ｃｍ-3以下であり、ｐ型不純物
拡散領域１３のｐ型不純物濃度は１×１０16ｃｍ-3以上
１×１０17ｃｍ-3以下である。またｎ- 不純物拡散領域
７のｎ型不純物濃度は１×１０17ｃｍ-3以上１×１０18
ｃｍ-3以下であり、ｎ + 不純物拡散領域９のｎ型不純物
濃度は〜１×１０20ｃｍ-3である。
板１のｐ型不純物濃度は実質的に１×１０15ｃｍ-3であ
り、ｐ+ 不純物拡散領域３のｐ型不純物濃度は１×１０
17ｃｍ-3以上１×１０18ｃｍ-3以下であり、ｐ型不純物
拡散領域１３のｐ型不純物濃度は１×１０16ｃｍ-3以上
１×１０17ｃｍ-3以下である。またｎ- 不純物拡散領域
７のｎ型不純物濃度は１×１０17ｃｍ-3以上１×１０18
ｃｍ-3以下であり、ｎ + 不純物拡散領域９のｎ型不純物
濃度は〜１×１０20ｃｍ-3である。
【００４９】次に、本発明の実施例１における半導体装
置の製造方法について説明する。図４〜図９は、本発明
の実施例１における半導体装置の製造方法を工程順に示
す概略断面図である。本実施例の製造方法は、まず図２
７〜図２９に示す工程を経る。この後、図４を参照し
て、シリコン窒化膜２３と分離酸化膜５とをマスクとし
てボロン（Ｂ）が、加速電圧：８０〜１３０ｋｅＶ、ド
ーズ量：１×１０12〜１×１０13ｃｍ-2で注入される。
このイオン注入などにより、分離酸化膜５の側端部に、
ｐ型不純物拡散領域１３が形成される。この後、シリコ
ン窒化膜２３および素子形成領域上の薄いシリコン酸化
膜２１とが除去される。
置の製造方法について説明する。図４〜図９は、本発明
の実施例１における半導体装置の製造方法を工程順に示
す概略断面図である。本実施例の製造方法は、まず図２
７〜図２９に示す工程を経る。この後、図４を参照し
て、シリコン窒化膜２３と分離酸化膜５とをマスクとし
てボロン（Ｂ）が、加速電圧：８０〜１３０ｋｅＶ、ド
ーズ量：１×１０12〜１×１０13ｃｍ-2で注入される。
このイオン注入などにより、分離酸化膜５の側端部に、
ｐ型不純物拡散領域１３が形成される。この後、シリコ
ン窒化膜２３および素子形成領域上の薄いシリコン酸化
膜２１とが除去される。
【００５０】図５を参照して、ｐ- シリコン基板１の表
面全面に、ボロンが、加速電圧：１００〜１５０ｋｅ
Ｖ、ドーズ量：３×１０12〜５×１０12ｃｍ-2で注入さ
れる。このイオン注入により、ｐ- シリコン基板１内に
は、ｐ+ 不純物拡散領域３が形成される。このｐ+ 不純
物拡散領域３は、素子分離領域では分離酸化膜５の下面
に接するように、素子形成領域ではｐ- シリコン基板１
の表面から所定の深さ位置となるように形成される。
面全面に、ボロンが、加速電圧：１００〜１５０ｋｅ
Ｖ、ドーズ量：３×１０12〜５×１０12ｃｍ-2で注入さ
れる。このイオン注入により、ｐ- シリコン基板１内に
は、ｐ+ 不純物拡散領域３が形成される。このｐ+ 不純
物拡散領域３は、素子分離領域では分離酸化膜５の下面
に接するように、素子形成領域ではｐ- シリコン基板１
の表面から所定の深さ位置となるように形成される。
【００５１】図６を参照して、ｐ- シリコン基板１の表
面全面に熱酸化法などにより薄いシリコン酸化膜１５が
形成される。またｐ- シリコン基板１の表面全面には、
不純物が導入された多結晶シリコン膜１７が形成され
る。この多結晶シリコン膜１７と薄いシリコン酸化膜１
５とは、フォトリソグラフィ法、ＲＩＥ法などにより順
次パターニングされる。
面全面に熱酸化法などにより薄いシリコン酸化膜１５が
形成される。またｐ- シリコン基板１の表面全面には、
不純物が導入された多結晶シリコン膜１７が形成され
る。この多結晶シリコン膜１７と薄いシリコン酸化膜１
５とは、フォトリソグラフィ法、ＲＩＥ法などにより順
次パターニングされる。
【００５２】図７を参照して、このパターニングによ
り、ゲート電極層１７とゲート酸化膜１５とが形成され
る。このゲート電極層１７と分離酸化膜５とをマスクと
して、ｐ- シリコン基板１の表面全面にリン（Ｐ）が、
加速電圧：３０〜４０ｋｅＶ、ドーズ量：１×１０13〜
３×１０13ｃｍ-2で注入される。このイオン注入によ
り、ゲート電極層１７の下側に位置する領域を挟むよう
に、１対のｎ- 不純物拡散領域７が形成される。
り、ゲート電極層１７とゲート酸化膜１５とが形成され
る。このゲート電極層１７と分離酸化膜５とをマスクと
して、ｐ- シリコン基板１の表面全面にリン（Ｐ）が、
加速電圧：３０〜４０ｋｅＶ、ドーズ量：１×１０13〜
３×１０13ｃｍ-2で注入される。このイオン注入によ
り、ゲート電極層１７の下側に位置する領域を挟むよう
に、１対のｎ- 不純物拡散領域７が形成される。
【００５３】図８を参照して、ｐ- シリコン基板１の表
面全面にシリコン酸化膜が形成された後、このシリコン
酸化膜に異方性エッチングが施される。このエッチング
により、ゲート電極層１７の側壁を覆うように側壁絶縁
層１９が形成される。
面全面にシリコン酸化膜が形成された後、このシリコン
酸化膜に異方性エッチングが施される。このエッチング
により、ゲート電極層１７の側壁を覆うように側壁絶縁
層１９が形成される。
【００５４】図９を参照して、ゲート電極層１７と、側
壁絶縁層１９と、分離酸化膜５とをマスクとして、ヒ素
（Ａｓ）が、加速電圧：３０〜６０ｋｅＶ、ドーズ量：
１×１０15〜３×１０15ｃｍ-2で注入される。この注入
により、ゲート電極層１７と側壁絶縁層１９との下側に
位置する領域を挟むようにｎ+ 不純物拡散領域９が形成
される。またこのｎ+ 不純物拡散領域９は、分離酸化膜
５の側端部近傍においてｐ+ 不純物拡散領域１３と接す
るように形成される。このｎ+ 不純物拡散領域９とｎ-
不純物拡散領域７とによりＬＤＤ構造を有するソース／
ドレイン領域１１が形成される。
壁絶縁層１９と、分離酸化膜５とをマスクとして、ヒ素
（Ａｓ）が、加速電圧：３０〜６０ｋｅＶ、ドーズ量：
１×１０15〜３×１０15ｃｍ-2で注入される。この注入
により、ゲート電極層１７と側壁絶縁層１９との下側に
位置する領域を挟むようにｎ+ 不純物拡散領域９が形成
される。またこのｎ+ 不純物拡散領域９は、分離酸化膜
５の側端部近傍においてｐ+ 不純物拡散領域１３と接す
るように形成される。このｎ+ 不純物拡散領域９とｎ-
不純物拡散領域７とによりＬＤＤ構造を有するソース／
ドレイン領域１１が形成される。
【００５５】この１対のソース／ドレイン領域１１と、
ゲート酸化膜１５とゲート電極層１７とによりｎＭＯＳ
トランジスタ２０が構成される。
ゲート酸化膜１５とゲート電極層１７とによりｎＭＯＳ
トランジスタ２０が構成される。
【００５６】次に、図１に示す本実施例の半導体装置と
図２４に示す従来の半導体装置との空乏層幅の広がりに
ついてシミュレーションを行なった。以下、そのシミュ
レーションの方法および結果について説明する。
図２４に示す従来の半導体装置との空乏層幅の広がりに
ついてシミュレーションを行なった。以下、そのシミュ
レーションの方法および結果について説明する。
【００５７】まず分離酸化膜の側端部における空乏層幅
を図１０に示すように定義する。図１０を参照して、ｎ
型ソース／ドレイン領域１１とｐ- シリコン基板１とに
より構成されるｐｎ接合界面からｎ型ソース／ドレイン
領域１１側へ延びた空乏層１０ｐの端部までの距離をＷ
ｎ1 とし、ｐｎ接合界面からｐ- シリコン基板１側へ延
びた空乏層１０ｐの端部までの距離をＷｐ1 とする。
を図１０に示すように定義する。図１０を参照して、ｎ
型ソース／ドレイン領域１１とｐ- シリコン基板１とに
より構成されるｐｎ接合界面からｎ型ソース／ドレイン
領域１１側へ延びた空乏層１０ｐの端部までの距離をＷ
ｎ1 とし、ｐｎ接合界面からｐ- シリコン基板１側へ延
びた空乏層１０ｐの端部までの距離をＷｐ1 とする。
【００５８】ｎＭＯＳトランジスタのソース／ドレイン
領域上に電極を形成し、このｎ型ソース／ドレイン領域
に５Ｖの電圧を印加した場合について空乏層幅のシミュ
レーションを行なった。
領域上に電極を形成し、このｎ型ソース／ドレイン領域
に５Ｖの電圧を印加した場合について空乏層幅のシミュ
レーションを行なった。
【００５９】図１１と図１２とは、本実施例と従来例と
のシミュレーション結果を示す図である。図１１と図１
２とを参照して、本実施例（図１１）と従来例（図１
２）とでは、ソース／ドレイン領域側へ延びる空乏層１
０ｎ1 、１０ｎ2 はほとんど変わらなかった。これに対
して、本実施例のｐ- シリコン基板１側へ延びる空乏層
１０ｐ1 の空乏層幅Ｗｐ1 は０．１３μｍであり、従来
例では空乏層１０ｐ2 の空乏層幅Ｗｐ1 は０．２３μｍ
であった。
のシミュレーション結果を示す図である。図１１と図１
２とを参照して、本実施例（図１１）と従来例（図１
２）とでは、ソース／ドレイン領域側へ延びる空乏層１
０ｎ1 、１０ｎ2 はほとんど変わらなかった。これに対
して、本実施例のｐ- シリコン基板１側へ延びる空乏層
１０ｐ1 の空乏層幅Ｗｐ1 は０．１３μｍであり、従来
例では空乏層１０ｐ2 の空乏層幅Ｗｐ1 は０．２３μｍ
であった。
【００６０】このシミュレーション結果より、図１に示
す本実施例の構成のように、ｐ型不純物拡散領域１３を
形成したことにより空乏層１０の広がりを顕著に抑制で
きることがわかる。これにより、分離酸化膜５の側端部
において空乏層１０内に取込まれる結晶欠陥の割合が減
少し、この空乏層１０内に取込まれた結晶欠陥から生ず
るリーク電流を低減することが可能となる。
す本実施例の構成のように、ｐ型不純物拡散領域１３を
形成したことにより空乏層１０の広がりを顕著に抑制で
きることがわかる。これにより、分離酸化膜５の側端部
において空乏層１０内に取込まれる結晶欠陥の割合が減
少し、この空乏層１０内に取込まれた結晶欠陥から生ず
るリーク電流を低減することが可能となる。
【００６１】なお、図１１と図１２とにおいてシリコン
基板１の表面上に形成された導電層３１は、ｎ型ソース
／ドレイン領域９に電圧を印加するための電極である。
また説明の便宜上、図１と図２４とに示すｐ型不純物拡
散領域１３およびｐ+ 不純物拡散領域３の図示は省略し
てある。
基板１の表面上に形成された導電層３１は、ｎ型ソース
／ドレイン領域９に電圧を印加するための電極である。
また説明の便宜上、図１と図２４とに示すｐ型不純物拡
散領域１３およびｐ+ 不純物拡散領域３の図示は省略し
てある。
【００６２】以上の説明より、本実施例の半導体装置で
は、図１に示すようにｐ型不純物拡散領域１３が分離酸
化膜５の側端部において、ｎ型ソース／ドレイン領域９
と接するように形成されている。またｐ型不純物拡散領
域１３は、ｐ- シリコン基板１より高いｐ型不純物濃度
を有している。このため、分離酸化膜５の側端部近傍に
おいて、ｐ型不純物拡散領域１３とｎ型ソース／ドレイ
ン領域１１とにより構成されるｐｎ接合部での空乏層の
広がりは抑制される。したがって、空乏層１０内に取込
まれる結晶欠陥も少なくなり、この結晶欠陥より生ずる
リーク電流は低減される。
は、図１に示すようにｐ型不純物拡散領域１３が分離酸
化膜５の側端部において、ｎ型ソース／ドレイン領域９
と接するように形成されている。またｐ型不純物拡散領
域１３は、ｐ- シリコン基板１より高いｐ型不純物濃度
を有している。このため、分離酸化膜５の側端部近傍に
おいて、ｐ型不純物拡散領域１３とｎ型ソース／ドレイ
ン領域１１とにより構成されるｐｎ接合部での空乏層の
広がりは抑制される。したがって、空乏層１０内に取込
まれる結晶欠陥も少なくなり、この結晶欠陥より生ずる
リーク電流は低減される。
【００６３】また本実施例の半導体装置では、ｐ型不純
物拡散領域１３は、ｎ型ソース／ドレイン領域１１と逆
導電型を有している。このため、ｐ型不純物拡散領域１
３を設けても、ｎ型ソース／ドレイン領域１１とｐ- シ
リコン基板１との間に構成されるｐｎ接合面積が増大す
ることはない。よって、ｐｎ接合容量が増加することも
なく、回路動作は高速のまま維持することができる。
物拡散領域１３は、ｎ型ソース／ドレイン領域１１と逆
導電型を有している。このため、ｐ型不純物拡散領域１
３を設けても、ｎ型ソース／ドレイン領域１１とｐ- シ
リコン基板１との間に構成されるｐｎ接合面積が増大す
ることはない。よって、ｐｎ接合容量が増加することも
なく、回路動作は高速のまま維持することができる。
【００６４】さらに、図１に示すようにｐ型不純物拡散
領域１３を設けても、隣接するＭＯＳトランジスタ２０
間のｎ型ソース／ドレイン領域１１間の間隔Ｌ3 が狭く
なることはない。
領域１３を設けても、隣接するＭＯＳトランジスタ２０
間のｎ型ソース／ドレイン領域１１間の間隔Ｌ3 が狭く
なることはない。
【００６５】また、隣接するｎＭＯＳトランジスタ２０
のｎ型ソース／ドレイン領域の間には、ｐ- シリコン基
板１より高いｐ型不純物濃度を有するｐ型不純物拡散領
域１３が分布することになる。このため、隣接するｎＭ
ＯＳトランジスタ２０間の電気的分離の能力が図２４に
示す従来例の構成に比較して向上する。
のｎ型ソース／ドレイン領域の間には、ｐ- シリコン基
板１より高いｐ型不純物濃度を有するｐ型不純物拡散領
域１３が分布することになる。このため、隣接するｎＭ
ＯＳトランジスタ２０間の電気的分離の能力が図２４に
示す従来例の構成に比較して向上する。
【００６６】実施例２ 図１３は、本発明の実施例２における半導体装置の構成
を概略的に示す断面図である。図１３を参照して、本実
施例の半導体装置の構成は、図１に示す実施例１の構成
と比較してｐ+ 不純物拡散領域３ｂの構成が異なる。つ
まり、本実施例におけるｐ+ 不純物拡散領域３ｂは、素
子分離領域６０内にのみ形成されており、分離酸化膜５
の下面に接するように形成されている。このｐ+ 不純物
拡散領域３ｂのｐ型不純物濃度は、１×１０17ｃｍ-3以
上１×１０18ｃｍ-3以下である。
を概略的に示す断面図である。図１３を参照して、本実
施例の半導体装置の構成は、図１に示す実施例１の構成
と比較してｐ+ 不純物拡散領域３ｂの構成が異なる。つ
まり、本実施例におけるｐ+ 不純物拡散領域３ｂは、素
子分離領域６０内にのみ形成されており、分離酸化膜５
の下面に接するように形成されている。このｐ+ 不純物
拡散領域３ｂのｐ型不純物濃度は、１×１０17ｃｍ-3以
上１×１０18ｃｍ-3以下である。
【００６７】なお、これ以外の構成については実施例１
の構成とほぼ同様であるためその説明は省略する。
の構成とほぼ同様であるためその説明は省略する。
【００６８】このように実施例１と比較してｐ+ 不純物
拡散領域３ｂの構成を変えても、実施例１と同様の効果
が得られる。
拡散領域３ｂの構成を変えても、実施例１と同様の効果
が得られる。
【００６９】実施例３ 図１４は、本発明の実施例３における半導体装置の構成
を概略的に示す断面図である。図１４を参照して、本実
施例の半導体装置の構成は、実施例１の半導体装置と比
較して、ｐ型不純物拡散領域１１３の構成が異なる。つ
まり、ｐ型不純物拡散領域１１３は、分離酸化膜５の側
端部近傍においてｎ型ソース／ドレイン領域１１に接す
るのみならず、さらにｎ型ソース／ドレイン領域１１の
下面に沿って延在して形成されている。
を概略的に示す断面図である。図１４を参照して、本実
施例の半導体装置の構成は、実施例１の半導体装置と比
較して、ｐ型不純物拡散領域１１３の構成が異なる。つ
まり、ｐ型不純物拡散領域１１３は、分離酸化膜５の側
端部近傍においてｎ型ソース／ドレイン領域１１に接す
るのみならず、さらにｎ型ソース／ドレイン領域１１の
下面に沿って延在して形成されている。
【００７０】図１５と図１６とは、図１４のＣ2A−Ｃ2B
線とＤ2A−Ｄ2B線に沿う部分の位置に対応したキャリア
濃度の変化を示す図である。図１５と図１６とを参照し
て、ｐ型不純物拡散領域１１３がｎ型ソース／ドレイン
領域１１の下面に沿って延びているため、図１４のＣ2A
−Ｃ2B線とＤ2A−Ｄ2B線に沿うキャリア濃度の変化はほ
ぼ同じとなる。ここでｐ型不純物拡散領域１１３のｐ型
不純物濃度は１×１０ 16ｃｍ-3以上１×１０17ｃｍ-3以
下である。
線とＤ2A−Ｄ2B線に沿う部分の位置に対応したキャリア
濃度の変化を示す図である。図１５と図１６とを参照し
て、ｐ型不純物拡散領域１１３がｎ型ソース／ドレイン
領域１１の下面に沿って延びているため、図１４のＣ2A
−Ｃ2B線とＤ2A−Ｄ2B線に沿うキャリア濃度の変化はほ
ぼ同じとなる。ここでｐ型不純物拡散領域１１３のｐ型
不純物濃度は１×１０ 16ｃｍ-3以上１×１０17ｃｍ-3以
下である。
【００７１】なお、これ以外の構成については上述した
実施例１とほぼ同様であるためその説明は省略する。
実施例１とほぼ同様であるためその説明は省略する。
【００７２】次に、本実施例の半導体装置の製造方法に
ついて説明する。図１７は、本発明の実施例３における
半導体装置の製造方法の一工程を示す概略断面図であ
る。本実施例の半導体装置の製造方法は、まず図２７〜
図３４に示す工程を経る。この後、図１７を参照して、
ゲート電極層１７と、側壁絶縁層１９と、分離酸化膜５
とをマスクとして、ボロン（Ｂ）が、加速電圧：８０〜
１３０ｋｅＶ、ドーズ量：１×１０12〜１×１０13ｃｍ
-2で注入される。この注入により、分離酸化膜５の側端
部においてｎ型ソース／ドレイン領域１１に接し、かつ
ｎ型ソース／ドレイン領域１１の下面に接して延在する
ｐ型不純物拡散領域１１３が形成される。
ついて説明する。図１７は、本発明の実施例３における
半導体装置の製造方法の一工程を示す概略断面図であ
る。本実施例の半導体装置の製造方法は、まず図２７〜
図３４に示す工程を経る。この後、図１７を参照して、
ゲート電極層１７と、側壁絶縁層１９と、分離酸化膜５
とをマスクとして、ボロン（Ｂ）が、加速電圧：８０〜
１３０ｋｅＶ、ドーズ量：１×１０12〜１×１０13ｃｍ
-2で注入される。この注入により、分離酸化膜５の側端
部においてｎ型ソース／ドレイン領域１１に接し、かつ
ｎ型ソース／ドレイン領域１１の下面に接して延在する
ｐ型不純物拡散領域１１３が形成される。
【００７３】以上説明したように、本実施例において
も、実施例１と同様、ｐ型不純物拡散領域１１３が分離
酸化膜５の側端部においてｎ型ソース／ドレイン領域１
１に接しており、かつｐ- シリコン基板１より高いｐ型
不純物濃度を有している。このため、ｎ型ソース／ドレ
イン領域１１とｐ型不純物拡散領域１３とにより構成さ
れるｐｎ接合部において空乏層の広がりは抑制される。
したがって、空乏層内に取込まれる結晶欠陥も少なくな
り、この結晶欠陥より生ずるリーク電流は低減される。
も、実施例１と同様、ｐ型不純物拡散領域１１３が分離
酸化膜５の側端部においてｎ型ソース／ドレイン領域１
１に接しており、かつｐ- シリコン基板１より高いｐ型
不純物濃度を有している。このため、ｎ型ソース／ドレ
イン領域１１とｐ型不純物拡散領域１３とにより構成さ
れるｐｎ接合部において空乏層の広がりは抑制される。
したがって、空乏層内に取込まれる結晶欠陥も少なくな
り、この結晶欠陥より生ずるリーク電流は低減される。
【００７４】また、実施例１と同様、ｐ型不純物拡散領
域１１３を設けたことによってｎ型ソース／ドレイン領
域１１とｐ- シリコン基板１との間に構成されるｐｎ接
合面積が増大することはない。よって、ｐｎ接合容量が
増加することもないため、回路動作は高速なまま維持す
ることができる。
域１１３を設けたことによってｎ型ソース／ドレイン領
域１１とｐ- シリコン基板１との間に構成されるｐｎ接
合面積が増大することはない。よって、ｐｎ接合容量が
増加することもないため、回路動作は高速なまま維持す
ることができる。
【００７５】さらに、実施例１と同様、ｐ型不純物拡散
領域１１３を設けても、隣接するｎＭＯＳトランジスタ
２０間のソース／ドレイン領域１１間の間隔が狭くなる
ことはない。また、隣接するｎＭＯＳトランジスタのｎ
型のソース／ドレイン領域の間には、ｐ- シリコン基板
１より高いｐ型不純物濃度を有するｐ型不純物拡散領域
１１３が分布することになる。よって、隣接するｎＭＯ
Ｓトランジスタ間における電気的分離の能力は図２４に
示す従来例よりも向上する。
領域１１３を設けても、隣接するｎＭＯＳトランジスタ
２０間のソース／ドレイン領域１１間の間隔が狭くなる
ことはない。また、隣接するｎＭＯＳトランジスタのｎ
型のソース／ドレイン領域の間には、ｐ- シリコン基板
１より高いｐ型不純物濃度を有するｐ型不純物拡散領域
１１３が分布することになる。よって、隣接するｎＭＯ
Ｓトランジスタ間における電気的分離の能力は図２４に
示す従来例よりも向上する。
【００７６】実施例４ 図１８は、本発明の実施例４における半導体装置の構成
を概略的に示す断面図である。図１８を参照して、本実
施例の構成は、実施例３の構成と比較して、ｐ + 不純物
拡散領域３ｂの構成が異なる。つまりｐ+ 不純物拡散領
域３ｂは、素子分離領域６０にのみ形成されており、分
離酸化膜５の下面に接するように形成されている。
を概略的に示す断面図である。図１８を参照して、本実
施例の構成は、実施例３の構成と比較して、ｐ + 不純物
拡散領域３ｂの構成が異なる。つまりｐ+ 不純物拡散領
域３ｂは、素子分離領域６０にのみ形成されており、分
離酸化膜５の下面に接するように形成されている。
【００７７】なお、これ以外の構成については実施例３
の構成とほぼ同様であるためその説明は省略する。
の構成とほぼ同様であるためその説明は省略する。
【００７８】本実施例の半導体装置では、ｐ+ 不純物拡
散領域３ｂの構成が異なるのみであるため、実施例３と
ほぼ同様の効果が得られる。
散領域３ｂの構成が異なるのみであるため、実施例３と
ほぼ同様の効果が得られる。
【００７９】変形例 図１９は、本発明の変形例における半導体装置の構成を
概略的に示す断面図である。また図２０は、図１９の分
離酸化膜近傍の構成を拡大して示す概略断面図である。
概略的に示す断面図である。また図２０は、図１９の分
離酸化膜近傍の構成を拡大して示す概略断面図である。
【００８０】図１９と図２０とを参照して、本変形例の
構成は、図２４に示す従来の半導体装置の構成に比較し
てｐ+ 不純物拡散領域２０３の構成が異なる。
構成は、図２４に示す従来の半導体装置の構成に比較し
てｐ+ 不純物拡散領域２０３の構成が異なる。
【００８１】特に図２０を参照して、本変形例では、ｐ
+ 不純物拡散領域２０３は従来例におけるｐ+ 不純物拡
散領域３より素子形成領域内において浅く形成されてい
る。また本変形例におけるｐ+ 不純物拡散領域２０３
は、従来例に置けるｐ+ 不純物拡散層領域３と比べて、
寸法Ｔだけ分離酸化膜５の下面から素子形成領域側へ分
離酸化膜５の下面に接する領域と同じ深さ位置を維持す
る。
+ 不純物拡散領域２０３は従来例におけるｐ+ 不純物拡
散領域３より素子形成領域内において浅く形成されてい
る。また本変形例におけるｐ+ 不純物拡散領域２０３
は、従来例に置けるｐ+ 不純物拡散層領域３と比べて、
寸法Ｔだけ分離酸化膜５の下面から素子形成領域側へ分
離酸化膜５の下面に接する領域と同じ深さ位置を維持す
る。
【００８２】図２１と図２２とは、図１９のＣ3A−Ｃ3B
線とＤ3A−Ｄ3B線とに沿う部分の位置に対応したキャリ
ア濃度の変化を示す図である。図２１と図２２とを参照
して、ｐ+ 不純物拡散領域２０３のｐ型不純物濃度は、
１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下である。特
に分離酸化膜５の側端部近傍において、ｐ+ 不純物拡散
領域２０３はｎ型ソース／ドレイン領域１１に隣接して
いる。
線とＤ3A−Ｄ3B線とに沿う部分の位置に対応したキャリ
ア濃度の変化を示す図である。図２１と図２２とを参照
して、ｐ+ 不純物拡散領域２０３のｐ型不純物濃度は、
１×１０17ｃｍ-3以上１×１０18ｃｍ-3以下である。特
に分離酸化膜５の側端部近傍において、ｐ+ 不純物拡散
領域２０３はｎ型ソース／ドレイン領域１１に隣接して
いる。
【００８３】次に、本変形例の製造方法について説明す
る。図２３は、本発明の変形例における半導体装置の製
造方法の一工程を示す概略断面図である。本変形例の製
造方法は、まず図２７〜図２９の工程を経る。この後、
図２３を参照して、ｐ- シリコン基板１の表面全面に、
斜め回転イオン注入法によりボロン（Ｂ）が、加速電
圧：１００〜１８０ｋｅＶ、ドーズ量：１×１０13〜５
×１０13ｃｍ-2で注入される。この斜め回転イオン注入
法における注入角度θは、ｐ- シリコン基板１の表面に
直交する法線に対して３０度以上６０度以下である。
る。図２３は、本発明の変形例における半導体装置の製
造方法の一工程を示す概略断面図である。本変形例の製
造方法は、まず図２７〜図２９の工程を経る。この後、
図２３を参照して、ｐ- シリコン基板１の表面全面に、
斜め回転イオン注入法によりボロン（Ｂ）が、加速電
圧：１００〜１８０ｋｅＶ、ドーズ量：１×１０13〜５
×１０13ｃｍ-2で注入される。この斜め回転イオン注入
法における注入角度θは、ｐ- シリコン基板１の表面に
直交する法線に対して３０度以上６０度以下である。
【００８４】この後、図３１〜図３４の一連の工程を経
て、図１９に示す半導体装置が製造される。
て、図１９に示す半導体装置が製造される。
【００８５】本変形例においては、ｐ+ 不純物拡散領域
２０３が上述のように斜め回転イオン注入法により形成
されるため、ｐ+ 不純物拡散領域２０３が分離酸化膜５
の側端部においてｎ型ソース／ドレイン領域１１と隣接
する。このため、このｎ型ソース／ドレイン領域とｐ型
シリコン基板１とで構成されるｐｎ接合部における空乏
層の広がりは抑制される。よって、空乏層内に結晶欠陥
が取込まれることによるリーク電流の発生を低減するこ
とが可能となる。
２０３が上述のように斜め回転イオン注入法により形成
されるため、ｐ+ 不純物拡散領域２０３が分離酸化膜５
の側端部においてｎ型ソース／ドレイン領域１１と隣接
する。このため、このｎ型ソース／ドレイン領域とｐ型
シリコン基板１とで構成されるｐｎ接合部における空乏
層の広がりは抑制される。よって、空乏層内に結晶欠陥
が取込まれることによるリーク電流の発生を低減するこ
とが可能となる。
【００８６】なお、本発明の実施例１および実施例３に
おいては、ｐ+ 不純物拡散領域３は通常のイオン注入法
により形成されているが、上述の変形例で説明したよう
に斜め回転イオン注入法により形成されてもよい。この
場合には、分離酸化膜５の側端部において、ｐ+ 不純物
拡散領域２０３がｎ型ソース／ドレイン領域１１に接近
することになるため、より一層リーク電流の発生を低減
することができる。
おいては、ｐ+ 不純物拡散領域３は通常のイオン注入法
により形成されているが、上述の変形例で説明したよう
に斜め回転イオン注入法により形成されてもよい。この
場合には、分離酸化膜５の側端部において、ｐ+ 不純物
拡散領域２０３がｎ型ソース／ドレイン領域１１に接近
することになるため、より一層リーク電流の発生を低減
することができる。
【００８７】なお、本実施例および変形例においては、
ゲート絶縁膜にシリコン酸化膜を用いたＭＯＳトランジ
スタについて説明したが、ゲート絶縁膜は、シリコン酸
化膜以外の絶縁膜であってもよい。
ゲート絶縁膜にシリコン酸化膜を用いたＭＯＳトランジ
スタについて説明したが、ゲート絶縁膜は、シリコン酸
化膜以外の絶縁膜であってもよい。
【００８８】
【発明の効果】請求項１〜５に記載の半導体装置では、
第３不純物領域が分離絶縁膜の側端部においてＭＯＳト
ランジスタのソース／ドレイン領域となるべき第２不純
物領域に接している。この第３不純物領域は半導体基板
より高い不純物濃度を有している。このため、第３不純
物領域と第２不純物領域とにより構成されるｐｎ接合部
において空乏層の広がりが抑制され、リーク電流の発生
が低減される。
第３不純物領域が分離絶縁膜の側端部においてＭＯＳト
ランジスタのソース／ドレイン領域となるべき第２不純
物領域に接している。この第３不純物領域は半導体基板
より高い不純物濃度を有している。このため、第３不純
物領域と第２不純物領域とにより構成されるｐｎ接合部
において空乏層の広がりが抑制され、リーク電流の発生
が低減される。
【００８９】また、第３不純物領域はＭＯＳトランジス
タのソース／ドレイン領域となるべき第２不純物領域と
逆導電型を有している。このため、ＭＯＳトランジスタ
のソース／ドレイン領域と半導体基板との間に構成され
るｐｎ接合面積が増大することはなく、ｐｎ接合容量も
増加しないため回路動作は高速のまま維持することがで
きる。
タのソース／ドレイン領域となるべき第２不純物領域と
逆導電型を有している。このため、ＭＯＳトランジスタ
のソース／ドレイン領域と半導体基板との間に構成され
るｐｎ接合面積が増大することはなく、ｐｎ接合容量も
増加しないため回路動作は高速のまま維持することがで
きる。
【００９０】さらに、第３不純物領域を設けても、隣接
するＭＯＳトランジスタ間のソース／ドレイン領域とな
るべき第２不純物領域の間隔が狭くなることはないた
め、隣接するＭＯＳトランジスタ間の電気的分離の能力
は向上する。
するＭＯＳトランジスタ間のソース／ドレイン領域とな
るべき第２不純物領域の間隔が狭くなることはないた
め、隣接するＭＯＳトランジスタ間の電気的分離の能力
は向上する。
【００９１】請求項６に記載の半導体装置の製造方法で
は、結晶欠陥によるリーク電流の発生が低減され、かつ
回路動作の遅延が抑制され、かつ電気的分離の能力が高
い半導体装置を製造することができる。
は、結晶欠陥によるリーク電流の発生が低減され、かつ
回路動作の遅延が抑制され、かつ電気的分離の能力が高
い半導体装置を製造することができる。
【００９２】請求項７に記載の半導体装置の製造方法で
は、斜め回転注入法により、第１不純物領域が形成され
るため、分離絶縁膜の側端部近傍において、第１不純物
領域と第２不純物領域とが接近して形成される。この第
１不純物領域は、第３不純物領域より第１導電型の不純
物濃度が高いため、より一層結晶欠陥が空乏層内に分布
することによるリーク電流の発生を抑制され得る。
は、斜め回転注入法により、第１不純物領域が形成され
るため、分離絶縁膜の側端部近傍において、第１不純物
領域と第２不純物領域とが接近して形成される。この第
１不純物領域は、第３不純物領域より第１導電型の不純
物濃度が高いため、より一層結晶欠陥が空乏層内に分布
することによるリーク電流の発生を抑制され得る。
【図１】 本発明の実施例１における半導体装置の構成
を概略的に示す断面図である。
を概略的に示す断面図である。
【図２】 図１のＣ1A−Ｃ1B線に沿う部分の位置に対応
したキャリア濃度の変化を示す図である。
したキャリア濃度の変化を示す図である。
【図３】 図１のＤ1A−Ｄ1B線に沿う部分の位置に対応
したキャリア濃度の変化を示す図である。
したキャリア濃度の変化を示す図である。
【図４】 本発明の実施例１における半導体装置の製造
方法の第１工程を示す概略断面図である。
方法の第１工程を示す概略断面図である。
【図５】 本発明の実施例１における半導体装置の製造
方法の第２工程を示す概略断面図である。
方法の第２工程を示す概略断面図である。
【図６】 本発明の実施例１における半導体装置の製造
方法の第３工程を示す概略断面図である。
方法の第３工程を示す概略断面図である。
【図７】 本発明の実施例１における半導体装置の製造
方法の第４工程を示す概略断面図である。
方法の第４工程を示す概略断面図である。
【図８】 本発明の実施例１における半導体装置の製造
方法の第５工程を示す概略断面図である。
方法の第５工程を示す概略断面図である。
【図９】 本発明の実施例１における半導体装置の製造
方法の第６工程を示す概略断面図である。
方法の第６工程を示す概略断面図である。
【図１０】 分離酸化膜側端部における空乏層幅を定義
するための図である。
するための図である。
【図１１】 本実施例の空乏層幅のシミュレーション結
果を示す図である。
果を示す図である。
【図１２】 従来例の空乏層幅のシミュレーション結果
を示す図である。
を示す図である。
【図１３】 本発明の実施例２における半導体装置の構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図１４】 本発明の実施例３における半導体装置の構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図１５】 図１４のＣ2A−Ｃ2B線に沿う部分の位置に
対応したキャリア濃度の変化を示す図である。
対応したキャリア濃度の変化を示す図である。
【図１６】 図１４のＤ2A−Ｄ2B線に沿う部分の位置に
対応したキャリア濃度の変化を示す図である。
対応したキャリア濃度の変化を示す図である。
【図１７】 本発明の実施例３における半導体装置の製
造方法の一工程を示す概略断面図である。
造方法の一工程を示す概略断面図である。
【図１８】 本発明の実施例４における半導体装置の構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図１９】 本発明の変形例における半導体装置の構成
を概略的に示す断面図である。
を概略的に示す断面図である。
【図２０】 図１９の分離酸化膜の側端部近傍における
構成を拡大して示す断面図である。
構成を拡大して示す断面図である。
【図２１】 図１９のＣ3A−Ｃ3B線に沿う部分の位置に
対応したキャリア濃度の変化を示す図である。
対応したキャリア濃度の変化を示す図である。
【図２２】 図１９のＤ3A−Ｄ3B線に沿う部分の位置に
対応したキャリア濃度の変化を示す図である。
対応したキャリア濃度の変化を示す図である。
【図２３】 本発明の変形例における半導体装置の製造
方法の一工程を示す概略断面図である。
方法の一工程を示す概略断面図である。
【図２４】 従来例における半導体装置の構成を概略的
に示す断面図である。
に示す断面図である。
【図２５】 図２４のＣ5A−Ｃ5B線に沿う部分の位置に
対応したキャリア濃度の変化を示す図である。
対応したキャリア濃度の変化を示す図である。
【図２６】 図２４のＤ5A−Ｄ5B線に沿う部分の位置に
対応したキャリア濃度の変化を示す図である。
対応したキャリア濃度の変化を示す図である。
【図２７】 従来例における半導体装置の製造方法の第
１工程を示す概略断面図である。
１工程を示す概略断面図である。
【図２８】 従来例における半導体装置の製造方法の第
２工程を示す概略断面図である。
２工程を示す概略断面図である。
【図２９】 従来例における半導体装置の製造方法の第
３工程を示す概略断面図である。
３工程を示す概略断面図である。
【図３０】 従来例における半導体装置の製造方法の第
４工程を示す概略断面図である。
４工程を示す概略断面図である。
【図３１】 従来例における半導体装置の製造方法の第
５工程を示す概略断面図である。
５工程を示す概略断面図である。
【図３２】 従来例における半導体装置の製造方法の第
６工程を示す概略断面図である。
６工程を示す概略断面図である。
【図３３】 従来例における半導体装置の製造方法の第
７工程を示す概略断面図である。
７工程を示す概略断面図である。
【図３４】 従来例における半導体装置の製造方法の第
８工程を示す概略断面図である。
８工程を示す概略断面図である。
【図３５】 公報に示された半導体装置の構成を概略的
に示す断面図である。
に示す断面図である。
【図３６】 公報に示された半導体装置を複数個設けた
場合の構成を概略的に示す断面図である。
場合の構成を概略的に示す断面図である。
１ ｐ- シリコン基板、３，３ｂ ｐ+ 不純物拡散領
域、５ 分離酸化膜、１１ ｎ型ソース／ドレイン領
域、１３，１１３ ｐ型不純物拡散領域。
域、５ 分離酸化膜、１１ ｎ型ソース／ドレイン領
域、１３，１１３ ｐ型不純物拡散領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (7)
- 【請求項１】 主表面を有し、第１の濃度で第１導電型
の不純物を有する第１導電型の半導体基板と、 前記半導体基板の主表面に素子形成領域を分離するよう
に形成された分離絶縁膜と、 前記半導体基板内で前記分離絶縁膜の下面に接するよう
に位置し、前記第１の濃度より高い第２の濃度で第１導
電型の不純物を有する第１導電型の第１不純物領域と、 前記分離絶縁膜に隣接する前記素子形成領域内で前記半
導体基板の主表面に形成された第２導電型の第２不純物
領域と、 前記第１不純物領域と前記第２不純物領域との間で、前
記分離絶縁膜に沿うように、かつ前記第２不純物領域に
接するように前記半導体基板内に形成され、前記第１の
濃度よりも高く前記第２の濃度よりも低い第３の濃度で
第１導電型の不純物を有する第１導電型の第３不純物領
域とを備えた、半導体装置。 - 【請求項２】 第１不純物領域は前記半導体基板内で前
記分離絶縁膜の下面に接した位置から前記素子形成領域
内の所定の深さ位置に延び、第１導電型の不純物濃度ピ
ークを有する、請求項１に記載の半導体装置。 - 【請求項３】 第３不純物領域は第２不純物領域の下面
に沿って延びている、請求項１に記載の半導体装置。 - 【請求項４】 １対のソース／ドレイン領域を有するＭ
ＩＳトランジスタを前記半導体基板の主表面にさらに備
え、 前記第２不純物領域は前記ＭＩＳトランジスタの前記ソ
ース／ドレイン領域である、請求項１に記載の半導体装
置。 - 【請求項５】 前記第１の濃度は実質的に１×１０15ｃ
ｍ-3であり、第２の濃度は１×１０17ｃｍ-3以上１×１
０18ｃｍ-3以下であり、前記第３の濃度は１×１０16ｃ
ｍ-3以上１×１０17ｃｍ-3以下である、請求項１に記載
の半導体装置。 - 【請求項６】 第１の濃度で第１導電型の不純物を有す
る第１導電型の半導体基板の主表面に素子形成領域を分
離するように分離絶縁膜を形成する工程と、 前記第１の濃度より高い第２の濃度で第１導電型の不純
物を有する第１導電型の第１不純物領域を、前記半導体
基板内で前記分離絶縁膜の下面に接するように形成する
工程と、 前記分離絶縁膜に隣接する前記素子形成領域内で前記半
導体基板の主表面に第２導電型の第２不純物領域を形成
する工程と、 前記第１の濃度よりも高く前記第２の濃度よりも低い第
３の濃度で第１導電型の不純物を有する第１導電型の第
３不純物領域を、前記第１不純物領域と前記第２不純物
領域との間で前記分離絶縁膜に沿うように、かつ前記第
２不純物領域に接するように前記半導体基板内に形成す
る工程とを備えた、半導体装置の製造方法。 - 【請求項７】 前記第３不純物領域を形成する工程は、
斜め回転注入法により前記半導体基板に第１導電型の不
純物を前記半導体基板の主表面に直交する法線に対して
３０度以上６０度以下の角度で注入する工程を含む、請
求項６に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6260400A JPH08125180A (ja) | 1994-10-25 | 1994-10-25 | 半導体装置およびその製造方法 |
| TW083110662A TW320743B (ja) | 1994-10-25 | 1994-11-17 | |
| US08/477,697 US5623154A (en) | 1994-10-25 | 1995-06-07 | Semiconductor device having triple diffusion |
| KR1019950037224A KR100211635B1 (ko) | 1994-10-25 | 1995-10-25 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6260400A JPH08125180A (ja) | 1994-10-25 | 1994-10-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125180A true JPH08125180A (ja) | 1996-05-17 |
Family
ID=17347392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6260400A Withdrawn JPH08125180A (ja) | 1994-10-25 | 1994-10-25 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5623154A (ja) |
| JP (1) | JPH08125180A (ja) |
| KR (1) | KR100211635B1 (ja) |
| TW (1) | TW320743B (ja) |
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| JPH11204786A (ja) * | 1998-01-14 | 1999-07-30 | Mitsubishi Electric Corp | 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法 |
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- 1994-10-25 JP JP6260400A patent/JPH08125180A/ja not_active Withdrawn
- 1994-11-17 TW TW083110662A patent/TW320743B/zh active
-
1995
- 1995-06-07 US US08/477,697 patent/US5623154A/en not_active Expired - Fee Related
- 1995-10-25 KR KR1019950037224A patent/KR100211635B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960015858A (ko) | 1996-05-22 |
| TW320743B (ja) | 1997-11-21 |
| US5623154A (en) | 1997-04-22 |
| KR100211635B1 (ko) | 1999-08-02 |
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|---|---|---|---|
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