JP3164375B2 - トランジスタを形成する方法 - Google Patents

トランジスタを形成する方法

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JP3164375B2 JP05700991A JP5700991A JP3164375B2 JP 3164375 B2 JP3164375 B2 JP 3164375B2 JP 05700991 A JP05700991 A JP 05700991A JP 5700991 A JP5700991 A JP 5700991A JP 3164375 B2 JP3164375 B2 JP 3164375B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は集積回路の製造の分野
に関する。更に具体的に云えば、この発明はバイポーラ
／相補形電界効果集積回路の装置を形成する分野に関す
る。
【０００２】
【従来の技術及び課題】バイポーラ・トランジスタを相
補形電界効果トランジスタと組合せることは魅力のある
組合せである。バイポーラ・トランジスタは、電界効果
トランジスタよりもずっと高い速度で切り替えることが
できる。然し、バイポーラ・トランジスタの消費電力は
電界効果トランジスタ装置よりもずっと多く、相補形電
界効果トランジスタ回路よりも消費電力は更に多い。
【０００３】こう云う形式の回路の製造である成功が収
められている。例えば、ＩＳＳＣＣ８９，第３６頁及び
第３７頁所載のトラン他の論文「形を決めることができ
るメモリ・アレイ寸法を持つ８ｎｓのＢｉＣＭＯＳ １
Ｍｂ ＥＣＬ ＳＲＡＭ」には、ＢｉＣＭＯＳ技術を用
いた１ＭｂのＳＲＡＭが記載されている。然し、バイポ
ーラ・トランジスタ及び電界効果トランジスタ、普通は
金属酸化物半導体形のトランジスタを製造する制約の
為、トランジスタの形式は、特定の数形式のトランジス
タに制約され、処理工程は極めて複雑である。例えば、
高圧動作に耐えることができるバイポーラ・トランジス
タは、トランジスタの構成部分を製造して、品質の高い
高速バイポーラ・トランジスタ及びＭＯＳ装置とする為
に利用することができるドーピング・レベルが非常に特
定されている為に、製造が困難である。
【０００４】
【課題を解決するための手段及び作用】この発明のここ
で説明する実施例は、バイポーラ相補形金属酸化物半導
体集積回路に集積された高圧バイポーラ・トランジスタ
を有する。高圧トランジスタは、更に標準的なＢｉＣＭ
ＯＳ方法で他の構成部分を製造する為に利用し得る処理
工程を使って製造される。トランジスタのコレクタは、
Ｐ形基板内の埋込みＮ形領域を用いて形成される。埋込
みＮ形層の上に、普通のＮ形井戸ではなく、Ｐ形井戸が
形成される。埋込みＮ形層に対するコレクタ接点は、別
個のベース領域とする為に、Ｐ形井戸を取り囲むように
作られる。この領域に対するＰ＋形接点を用いて、高度
にドープされたＰ形ベース領域が形成される。Ｎ＋形エ
ミッタが、ベース領域と接触して形成された、著しくド
ープされた多結晶シリコン層からの外方拡散によって形
成される。コレクタ及びベースの間の界面として、軽く
ドープしたＰ形井戸を設けることにより、コレクタ／ベ
ース接合の降伏電圧が実質的に高くされ、こうしてコレ
クタからエミッタへの降伏電圧も高くなる。こうして作
られたトランジスタは高圧用に用いるのに適切である。
【０００５】
【実施例】図１Ａ乃至１５Ａは、この発明の色々な面を
用いてＢｉＣＭＯＳ集積回路を製造するのに必要な処理
工程を示す簡略側面図である。図６Ｂ乃至１１Ｂ，１３
Ｂ及び１５Ｂは、この発明の一実施例である高圧トラン
ジスタを製造するのに必要な処理工程を示す簡略側面図
である。図６Ｂ乃至１１Ｂ，１３Ｂ及び１５Ｂは、図１
Ａ乃至１５Ａに示す方法の製造工程と平行し、ここで説
明する実施例を製造する為の処理工程の使い方の違いを
示す。
【０００６】図１Ａについて説明すると、ここで説明す
る製造方法の出発材料は、Ｐ−形にドープされた＜１０
０＞配向の結晶シリコンである。これが図１Ａに示す基
板１０である。二酸化シリコン層１２が、約９００℃の
温度で約２５０分間、Ｏ2雰囲気内での熱酸化により基
板１０の表面の上に形成される。次に、低圧化学反応気
相成長を使って二酸化シリコン層１２の上に、約１００
０の厚さに窒化シリコン層が形成される。二酸化シリコ
ン層１２及び窒化シリコン層１４が、この後普通の写真
製版技術を用いてパターン決めされ、図１Ａに示す構造
となる。図１Ａの構造が、次に、約４０乃至６０キロ電
子ボルトのエネルギを持ち、約３×１０15イオン／cm2
の密度を持つ、アンチモン・イオンの様なＮ形イオンの
イオン打込みにかけられる。このイオン打込みによっ
て、図１Ａに示すＮ形領域１６及び１８ができる。この
後、図１Ａの構造は、約１２５０℃の温度で約３０分
間、Ｎ2／Ｏ2雰囲気内での熱酸化にかける。この酸化工
程により、図２Ａに示す様な厚手の酸化物領域２０，２
２が得られる。更に、Ｎ＋形ドープ領域１６，１８が基
板１０の中に追い込まれ、アニールされる。
【０００７】次にＨＦ2エッチャントを用いて、二酸化
シリコン層を２０を除去する。残りの構造は、図３Ａに
示す様に、約１６０キロ電子ボルトのエネルギを持つと
共に約４×１０12イオン／cm2の密度を持つ硼素イオン
のイオン打込みにかけられる。このイオン打込みが、Ｐ
形領域２４，２６，２８を形成する。（領域２４，２
６，２８に関しては図４参照）次に図３Ａの構造の表面
を平面状にし、基板１０の表面の上に真正シリコン・エ
ピタキシャル層３０を形成する。こうしてできる構造が
図４Ａに示されている。
【０００８】埋込みドープ領域１６，１８，２４，２
６，２８を形成して、一層高い平面度を持たせると共に
改良された構造を形成する方法は、１９８８年１０月３
１日に出願され、この出願の被譲渡人に譲渡された係属
中の米国特許出願通し番号第２６５，０７４号に記載さ
れている。この出願をここで引用しておく。
【０００９】図４Ａの構造の表面の上に、約９００℃の
温度で約６０分間、Ｏ2の雰囲気内での熱酸化により、
二酸化シリコン層３２を形成する。この構造が図５Ａに
示されている。次に、低圧化学反応気相成長を用いて、
窒化シリコン層３４を約１０００Ａの厚さに形成する。
次に、普通の写真製版技術を用いて、窒化シリコン層３
４をパターン決めして、図５Ａに示す構造を作る。この
後、図５Ａの構造は、約７０電子キロ電子ボルトのエネ
ルギ並びに３５０キロ電子ボルトのエネルギを持つと共
に、いずれも約２．２×１０12イオン／cm2の密度を持
つ砒素イオンのイオン打込みにかける。このイオン打込
みが図５Ａに示す様に、Ｎ形領域３６，３８を形成す
る。
【００１０】次に図５Ａの構造を約９００℃で約１９０
分間、蒸気の雰囲気内での熱酸化にかける。これが、図
６Ａに示す厚手の酸化物領域４０，４２を形成する。こ
の後、図６Ａの構造は約５０キロ電子ボルトのエネルギ
及び約１×１０12イオン／cm2の密度を持つ硼素イオン
のイオン打込みにかける。このイオン打込みが図６Ａに
示すＰ形領域４４，４６，４８を形成する。図６Ａの構
造の表面を平面状にし、Ｏ2の雰囲気内で約２５０分
間、約１０００℃の温度でのアニール工程を用いて、拡
散部３６，３８，４４，４６，４８を内方に追い込む。
この結果得られる構造が図７Ａに示されている。
【００１１】この段階までは、この発明の一実施例とな
る高圧トランジスタを製造する為に必要な処理工程は、
図１Ａ乃至５Ａについて示した工程と同一である。図６
Ｂに示す様に、図６ＡのＮ形領域１６について述べたの
と同じ方法を用いて、Ｎ＋形領域１１６を形成する。同
様に、図１Ａ乃至６Ａについて示したＰ形領域２６、Ｐ
形領域２８、エピタキシャル層３０、Ｐ形領域４８及び
二酸化シリコン層４０を製造するのに使ったのと同じ処
理工程を用いて、Ｐ＋形領域１２６、Ｐ＋形領域１２
８、エピタキシャル層３０、Ｐ形領域１４８及び酸化物
層１４０を作る。
【００１２】然し、Ｐ形領域１４８が埋込みＮ＋形層１
１６の上方に形成されていることに注意されたい。図６
ＢのＰ形領域１４８が、拡散部３６，３８，４４，４
６，４８の内向きの追い込みに使われたのと同じアニー
ル工程を使って、図７Ｂに示す様に、内向きに追い込ま
れてＰ形領域１４８を形成する。
【００１３】次に図８Ａに示す様に、Ｏ2の雰囲気内で
の熱酸化を用いて、図７Ａの構造の表面の上に薄手の二
酸化シリコン層５０を成長させる。二酸化シリコン層５
０の表面の上に窒化シリコン層５２を形成し、パターン
決めして、図８Ａに示す構造を作る。この後、この構造
を約９００℃で約５００分間、Ｏ2の雰囲気内での熱酸
化工程にかけて、図８Ａに示す様に、約７０００Ａの厚
さに二酸化シリコン領域５４を形成する。二酸化シリコ
ン層５０及び窒化シリコン層５２も図７Ｂの構造の上に
形成される。窒化シリコン層５２をパターン決めして、
図８Ｂに示す様に、パターン決めした窒化シリコン層５
２を作る。図８Ａに示す様に、厚手の二酸化シリコン領
域５４を形成するのに使ったのと同じ熱酸化工程を用
い、図８Ｂに示す二酸化シリコン領域５４を形成する。
【００１４】燐酸中の湿式化学エッチングを用いて窒化
シリコン層５２を除去する。その後、図８Ａの構造の表
面の上に、図９Ａに示す様にフォトレジスト層５６を形
成する。フォトレジスト層５６が、図９Ｂに示す様に形
成されパターン決めされる。
【００１５】フォトレジスト層５６は、約１５０キロ電
子ボルトのエネルギで約１×１０16原子／cm2の密度を
持つ砒素イオンの打込みに対する厚手のイオン打込みマ
スクとなるのに十分な厚さに選ばれる。このイオン打込
みが、アニールしたとき、図９Ａに示す様に、Ｎ＋形接
点領域５８を形成する。イオン打込み及びアニールによ
り図１０Ｂに示すコレクタ接点１５８も形成される。コ
レクタ接点１５８は、コレクタ接点１５８がＰ形井戸１
５９を完全に取囲むと共に、Ｐ形井戸１５９をＰ形領域
１４８から隔離する様に打込まれる。Ｐ形領域１４８が
コレクタ接点１５８を、図６Ｂ乃至１１Ｂ、１３Ｂ及び
１５Ｂで形成されたトランジスタに隣接して形成される
他の装置から電気的に隔離する。
【００１６】その後、普通の液体除去方法を用いて、フ
ォトレジスト層５６を除去する。
【００１７】次に、図９Ａの構造の表面に上に、図１０
Ａに示す様な窒化シリコン層６０を形成する。窒化シリ
コン層６０をパターン決めし、エッチングして、Ｎ形井
戸３６の上方で二酸化シリコン層５０の表面を露出す
る。この構造を、約６×１０13イオン／cm2の密度を持
つと共に約４０キロ電子ボルトのエネルギを持つ硼素イ
オンのイオン打込みにかける。次に、約１０００℃の温
度で約１００分間、Ｏ2の雰囲気内での熱酸化により、
二酸化シリコン層６４，１６４を成長させる。二酸化シ
リコン層６４，１６４は、約１４００の厚さに成長させ
る。これをアニールして図１０Ａに示すベース領域６２
を形成する。ベース領域６２が形成されるとき、図１０
Ｂに示す様に、ベース領域１６２も形成される。
【００１８】その後燐酸中の湿式化学エッチングを使っ
て、窒化シリコン層６０を除去する。次に、フォトマス
ク（図面に示していない）を形成し、パターン決めし
て、二酸化シリコン層６４の一部分を露出する。次に、
反応性イオン・エッチングを用いて、二酸化シリコン層
６４の露出部分を除去する。その後、フォトマスク（図
面に示していない）を除去し、図１１Ａの構造の表面の
上に多結晶シリコン層６６を形成する。多結晶シリコン
層６６は、イオン打込み、その場所でのドーピング又は
その他の任意の適当な方法と云う随意選択幾つかある方
法の内の１つを用いて、Ｎ＋＋形にドープされる。二酸
化シリコン層１６４のパターン決め及びエッチングの為
にもこのフォトマスク（図面に示していない）を使っ
て、図１１Ｂの構造を作る。図１１Ａについて述べた様
に、図１１Ｂの構造の表面の上に多結晶シリコン層６６
をデポジットしてドープする。
【００１９】その後、多結晶シリコン層６６をパターン
決めして、図１２Ａに示す様に、エミッタ接点６８、ゲ
ート７２及びゲート７４を作る。この方法では、多結晶
シリコン層６６からのドーピングの一部分がＰ形領域６
２の所で基板１０の表面に拡散して、Ｎ＋＋形エミッタ
７６を形成する。同じ工程の間、Ｎ＋＋形エミッタ領域
７６が内方に追い込まれるとき、エミッタ領域１７６も
内方に追い込まれる。多結晶シリコン層６６をパターン
決めして、図１３Ｂに示すエミッタ接点１６８及びコレ
クタ接点１５８とする。
【００２０】次に、化学反応気相成長を用いて、図１２
Ａの構造の表面の上に、図１３Ａ及びＢに示す様に約１
０００の厚さに二酸化シリコン層７８を形成する。窒化
シリコンの様な材料で構成された適当なエッチング・マ
スク８０を二酸化シリコン層７８の表面の上に形成す
る。エッチ・マスク８０及び二酸化シリコン層７８をパ
ターン決めし、エッチングして、ゲート７４によって覆
われていないＰ形井戸４８の表面を露出する。反応性イ
オン・エッチング及びＣＨＦ3エッチャントを用いた異
方性エッチングにより、エッチ・マスク８０及び二酸化
シリコン層７８の除去が行われる。この為、二酸化シリ
コン層７８の一部分が側壁酸化物層８２として残る。そ
の後、１５０電子キロボルトのエネルギ及び約３×１０
15イオン／cm2の密度を持つ砒素のイオン打込みを実施
する。このイオン打込み部分をアニールして、図１４Ａ
に示すソース・ドレイン領域８４を形成する。
【００２１】その後、エッチ・マスク８０を除去し、図
１５Ａ及びＢに示す様に、第２のエッチ・マスク８６を
形成する。その後、普通の写真製版技術を用いてエッチ
・マスク８６をパターン決めし、図１５Ａ及びＢに示す
エッチ・マスク８６の構造を作る。その後、エッチ・マ
スク８６を使って二酸化シリコン層７８及び二酸化シリ
コン層５０，１５０，６４及び１６４をエッチングし、
エミッタ接点６８、ゲート７２及びエミッタ接点１６８
又はエッチ・マスク８６の構造によって覆われていない
Ｎ形井戸３６，３８及びＰ形井戸１５９の表面を露出す
る。その後、図１５Ａ及びＢの構造を約２０キロ電子ボ
ルトのエネルギ及び約３×１０15イオン／cm2の密度を
持つ硼素イオンのイオン打込みにかける。これによって
図１５Ａに示すＰ形ソース・ドレイン領域９０及びベー
ス接点領域９２と、図１５Ｂに示すＰ＋形ベース接点領
域１９２が形成される。更に、二酸化シリコン層７８の
エッチングが異方性プロセスを用いて実施されるから、
エミッタ接点６８及びゲート７２の側面に側壁酸化物領
域８８，１８８が残る。
【００２２】こうしてＮＰＮ形トランジスタ９４、Ｐチ
ャンネル形トランジスタ９６、Ｎチャンネル形トランジ
スタ９８及びＮＰＮ形トランジスタ２００が作られる。
エミッタ接点６８、ゲート７２，７４、ソース・ドレイ
ン領域８４、ソース・ドレイン領域９０及びベース接点
領域９２，１９２の表面のシリサイド化の様な追加の工
程を実施して、この結果得られた構造の導電度を更によ
くすることができる。
【００２３】Ｐ形井戸１５９はベース領域１６２よりも
ドーピング・レベルが低いから、Ｐ形井戸領域１５９と
埋込みコレクタ１１６及びコレクタ接点１５８の間の接
合は一層厚手であり、高い電圧に対する降伏に対して一
層大きな抵抗力を持つ。これは、ドーピングが少ない領
域の間の界面に形成される空乏領域が一層幅が広い為で
ある。従って、トランジスタ２００のコレクタ・エミッ
タ間降伏電圧は、図１５Ａのトランジスタ９４のコレク
タ・エミッタ間降伏電圧よりも高い。更に、高圧トラン
ジスタ２００が、トランジスタ９４，９６，９８を形成
する工程の他に余分の製造工程を使わずに形成される。
【００２４】この発明の特定の実施例を説明したが、こ
れはこの発明の範囲を制約するものと解してはならな
い。この発明の範囲は特許請求の範囲の記載のみによっ
て限定される。
【００２５】以上の説明に関連して、この発明は下記の
実施態様を有する。
【００２６】(1) 共通の基板内にバイポーラ・トラン
ジスタ及び相補形電界効果トランジスタを形成する方法
に於いて、Ｐ型の導電型も持つと共に、Ｎチャンネル形
トランジスタ区域、Ｐチャンネル形トランジスタ区域及
びバイポーラ・トランジスタ区域を持つ基板を用意し、
前記Ｐチャンネル形トランジスタ区域及び前記バイポー
ラ・トランジスタ区域内で前記基板の表面から隔たる埋
込みＮ形層を形成し、前記Ｎチャンネル形区域内で前記
基板の表面から隔たる埋込みＰ形層を形成し、前記Ｐチ
ャンネル形トランジスタ区域内に、前記埋込みＮ形層か
ら前記表面まで伸びるＮ形井戸を形成し、前記Ｎチャン
ネル形トランジスタ区域及び前記バイポーラ・トランジ
スタ区域内にＰ形井戸を前記Ｎチャンネル形トランジス
タ区域内の埋込みＰ形層から前記表面まで伸びるよう
に、且つ前記バイポーラ・トランジスタ区域内の埋込み
Ｎ形層から前記表面まで伸びるように形成し、前記バイ
ポーラ・トランジスタ区域内のＰ形井戸並びに前記Ｐチ
ャンネル形トランジスタ区域のＮ形井戸にドーパント原
子を導入することにより、Ｐ形ベース接点領域、Ｐ形ソ
ース及びＰ形ドレインを形成し、前記バイポーラ・トラ
ンジスタ区域内にＰ形井戸にドーパント原子を導入する
ことにより、前記バイポーラ・トランジスタ区域にＮ形
エミッタを形成し、前記Ｎチャンネル形トランジスタ区
域のＰ形井戸にドーパント原子を導入することにより、
前記Ｎチャンネル形トランジスタ区域にＮ形ソース及び
Ｎ形ドレインを形成し、前記Ｎチャンネル形トランジス
タ区域及びＰチャンネル形トランジスタ区域の前記ソー
ス及びドレインの間の導電を制御するゲートを形成する
工程を含む方法。
【００２７】(2) (1) 項に記載した方法に於いて、基
板が結晶シリコンで構成される方法。
【００２８】(3) (1) 項に記載した方法に於いて、ゲ
ートが絶縁層によって基板から分離されている方法。
【００２９】(4) (1) 項に記載した方法に於いて、埋
込みＮ形層が、基板の表面にドーパント・イオンを打込
むことによって形成され、基板の表面にエピタキシャル
層を形成することを含む方法。
【００３０】(5) (1) 項に記載した方法に於いて、埋
込みＰ形層が基板の表面にドーパント・イオンを打込む
ことによって形成され、基板の表面にエピタキシャル層
を形成することを含む方法。
【００３１】(6) (4) 項に記載した方法に於いて、Ｎ
形井戸がエピタキシャル層にドーパント・イオンを打込
むことによって形成される方法。
【００３２】(7) (4) 項に記載した方法に於いて、Ｐ
形井戸がエピタキシャル層にドーパント・イオンを打込
むことによって形成される方法。
【００３３】(8) (5) 項に記載した方法に於いて、Ｎ
形井戸がエピタキシャル層にドーパント・イオンを打込
むことによって形成される方法。
【００３４】(9) (5) 項に記載した方法に於いて、Ｐ
形井戸がエピタキシャル層にドーパント・イオンを打込
むことによって形成される方法。
【００３５】(10) ここで説明したこの発明の実施例
は、バイポーラ相補形金属酸化物半導体集積回路に集積
された高圧バイポーラ・トランジスタ２００を示す。高
圧トランジスタは、もっと標準的なＢｉＣＭＯＳ方法で
他の構成部分を製造する為に利用し得る処理工程を用い
て製造される。トランジスタのコレクタは、Ｐ形基板１
０内の埋込みＮ形領域１１６を用いて形成される。埋込
みＮ形層の上方に、普通のＮ形井戸ではなくＰ形井戸１
５９が形成される。埋込みＮ形層に対するコレクタ接点
１５８は、Ｐ形井戸を取り囲む様に作られて、別個のベ
ース領域を作る。高度にドープされたＰ形ベース領域１
６２は、この領域に対するＰ＋形接点１９２を用いて形
成される。ベース領域と接触して形成された、著しくド
ープされた多結晶シリコン層１６８からの外方拡散によ
り、Ｎ＋形エミッタ１７６が形成される。軽くドープさ
れたＰ形井戸をコレクタ及びベースの間の界面として設
けることにより、コレクタ／ベース接合の降伏電圧が実
質的に高くなり、従って、コレクタからエミッタへの降
伏電圧も高くなる。こうして作られたトランジスタは高
圧用に適している。
【図面の簡単な説明】
【図１】図１Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。
【図２】図２Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。
【図３】図３Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。
【図４】図４Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。
【図５】図５Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。
【図６】図６Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。図６Ｂは、この発明の一実施例である高圧ト
ランジスタを製造するのに必要な処理工程を示す簡略側
面図で、図１Ａ乃至１５Ａに示した方法の処理工程と平
行するもので、実施例を製造する処理工程の使い方の違
いを示す図。
【図７】図７Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。図７Ｂはこの発明の一実施例である高圧トラ
ンジスタを製造するのに必要な処理工程を示す簡略側面
図で、図１Ａ乃至１５Ａに示した方法の処理工程と平行
するもので、実施例を製造する処理工程の使い方の違い
を示す図。
【図８】図８Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。図８Ｂはこの発明の一実施例である高圧トラ
ンジスタを製造するのに必要な処理工程を示す簡略側面
図で、図１Ａ乃至１５Ａに示した方法の処理工程と平行
するもので、実施例を製造する処理工程の使い方の違い
を示す図。
【図９】図９Ａは、この発明の色々な面を用いてＢｉＣ
ＭＯＳ集積回路を製造するのに必要な処理工程を示す簡
略側面図。図９Ｂはこの発明の一実施例である高圧トラ
ンジスタを製造するのに必要な処理工程を示す簡略側面
図で、図１Ａ乃至１５Ａに示した方法の処理工程と平行
するもので、実施例を製造する処理工程の使い方の違い
を示す図。
【図１０】図１０Ａは、この発明の色々な面を用いてＢ
ｉＣＭＯＳ集積回路を製造するのに必要な処理工程を示
す簡略側面図。図１０Ｂはこの発明の一実施例である高
圧トランジスタを製造するのに必要な処理工程を示す簡
略側面図で、図１Ａ乃至１５Ａに示した方法の処理工程
と平行するもので、実施例を製造する処理工程の使い方
の違いを示す図。
【図１１】図１１Ａは、この発明の色々な面を用いてＢ
ｉＣＭＯＳ集積回路を製造するのに必要な処理工程を示
す簡略側面図、図１１Ｂは、この発明の一実施例である
高圧トランジスタを製造するのに必要な処理工程を示す
簡略側面図で、図１Ａ乃至１５Ａに示した方法の処理工
程と平行するもので、実施例を製造する処理工程の使い
方の違いを示す図。
【図１２】図１２Ａは、この発明の色々な面を用いてＢ
ｉＣＭＯＳ集積回路を製造するのに必要な処理工程を示
す簡略側面図。
【図１３】図１３Ａは、この発明の色々な面を用いてＢ
ｉＣＭＯＳ集積回路を製造するのに必要な処理工程を示
す簡略側面図、図１３Ｂは、この発明の一実施例である
高圧トランジスタを製造するのに必要な処理工程を示す
簡略側面図で、図１Ａ乃至１５Ａに示した方法の処理工
程と平行するもので、実施例を製造する処理工程の使い
方の違いを示す図。
【図１４】図１４Ａは、この発明の色々な面を用いてＢ
ｉＣＭＯＳ集積回路を製造するのに必要な処理工程を示
す簡略側面図。
【図１５】図１５Ａは、この発明の色々な面を用いてＢ
ｉＣＭＯＳ集積回路を製造するのに必要な処理工程を示
す簡略側面図、図１５Ｂは、この発明の一実施例である
高圧トランジスタを製造するのに必要な処理工程を示す
簡略側面図で、図１Ａ乃至１５Ａに示した方法の処理工
程と平行するもので、実施例を製造する処理工程の使い
方の違いを示す図。
【符号の説明】
１０ 基板 １１６ 埋込みＮ形領域 １５９ Ｐ形井戸 １６２ Ｐ形ベース領域 １７６ Ｎ形エミッタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−240058（ＪＰ，Ａ) 特開 昭61−245563（ＪＰ，Ａ) 特開 昭61−182253（ＪＰ，Ａ) 特開 昭64−66962（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 27/08 H01L 21/8222 - 21/8228 H01L 21/8232

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 共通の基板内に高圧用バイポーラ・トラ
    ンジスタ及び相補形電界効果トランジスタを形成する方
    法に於いて、Ｎチャンネル形トランジスタ区域、Ｐチャ
    ンネル形トランジスタ区域及びバイポーラ・トランジス
    タ区域を持つＰ導電型基板を用意し、前記Ｐチャンネル
    形トランジスタ区域及び前記バイポーラ・トランジスタ
    区域内で前記基板の表面から隔たる埋込みＮ形層を形成
    し、前記Ｎチャンネル形区域内で前記基板の表面から隔
    たる埋込みＰ形層を形成し、前記Ｐチャンネル形トラン
    ジスタ区域内に、前記埋込みＮ形層から前記表面まで伸
    びるＮ形井戸を形成し、前記Ｎチャンネル形トランジス
    タ区域及び前記バイポーラ・トランジスタ区域内にＰ形
    井戸を前記Ｎチャンネル形トランジスタ区域内の埋込み
    Ｐ形層から前記表面まで伸びるように、且つ前記バイポ
    ーラ・トランジスタ区域内の埋込みＮ形層から前記表面
    まで伸びるように形成し、前記バイポーラ・トランジス
    タ区域内のＰ形井戸並びに前記Ｐチャンネル形トランジ
    スタ区域のＮ形井戸にドーパント原子を導入することに
    より、Ｐ形ベース接点領域、Ｐ形ソース及びＰ形ドレイ
    ンを形成し、前記バイポーラ・トランジスタ区域内のＰ
    形井戸にドーパント原子を導入することにより、前記バ
    イポーラ・トランジスタ区域にＮ形エミッタを形成し、
    前記Ｎチャンネル形トランジスタ区域のＰ形井戸にドー
    パント原子を導入することにより、前記Ｎチャンネル形
    トランジスタ区域にＮ形ソース及びＮ形ドレインを形成
    し、前記Ｎチャンネル形トランジスタ区域及びＰチャン
    ネル形トランジスタ区域の前記ソース及びドレインの間
    の導電を制御するゲートを形成する工程を含む方法。
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