JPS6073763A - メモリアドレスエラ−検出方式 - Google Patents
メモリアドレスエラ−検出方式Info
- Publication number
- JPS6073763A JPS6073763A JP58181122A JP18112283A JPS6073763A JP S6073763 A JPS6073763 A JP S6073763A JP 58181122 A JP58181122 A JP 58181122A JP 18112283 A JP18112283 A JP 18112283A JP S6073763 A JPS6073763 A JP S6073763A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- data
- code information
- registor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1016—Error in accessing a memory location, i.e. addressing error
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はメモリのアドレス情報に対する誤り、特に、例
えばイニシャルローディング時における誤りを検出する
方式に関する。
えばイニシャルローディング時における誤りを検出する
方式に関する。
（ロ）従来技術と問題点
従来技術としては、メモリのアドレスレジスタ上でのパ
リティチェックは行われているがアドレスレジスタとメ
モリ間のチェックは行われていない。その為、メモリ上
へ格納されたプログラムが走行して初めてエラーとなる
ので、エラー検出タイミングが遅くなるという欠点があ
る。
リティチェックは行われているがアドレスレジスタとメ
モリ間のチェックは行われていない。その為、メモリ上
へ格納されたプログラムが走行して初めてエラーとなる
ので、エラー検出タイミングが遅くなるという欠点があ
る。
（ハ）発明の目的
本発明の目的は、メモリの特定領域に特定のデータ（例
えばプログラム）を格納する場合に正し込んではいけな
いアドレスへの誤書込みのチェックを行うものである。
えばプログラム）を格納する場合に正し込んではいけな
いアドレスへの誤書込みのチェックを行うものである。
（ニ）発明の構成
上記目的を達成するために本発明は、データを格納する
メモリと、該メモリへのアクセスアドレスを保持するア
ドレスレジスタと、該メモリからの読出しデータを保持
するデータレジスタを有する処理装置において、あらか
じめ上記メモリの少なくとも一部の特定領域に所定のコ
ード情報を格納しておくとともに、上記メモリの特定領
域へのデータの格納に際して前もって当該領域から上記
所定のコード情報の読出し動作を行ない上記データレジ
スタに該コード情報をセットし上記アドレスレジスタに
保持されているアドレス情報との比較を行なう手段をも
うけ、上記コード情報とアドレス情報とが所定の関係を
満たしているときのみ当該アドレスへのデータの格納を
許可することによりメモリに対するアドレスエラーを検
出するよう構成したことを特徴とする。
メモリと、該メモリへのアクセスアドレスを保持するア
ドレスレジスタと、該メモリからの読出しデータを保持
するデータレジスタを有する処理装置において、あらか
じめ上記メモリの少なくとも一部の特定領域に所定のコ
ード情報を格納しておくとともに、上記メモリの特定領
域へのデータの格納に際して前もって当該領域から上記
所定のコード情報の読出し動作を行ない上記データレジ
スタに該コード情報をセットし上記アドレスレジスタに
保持されているアドレス情報との比較を行なう手段をも
うけ、上記コード情報とアドレス情報とが所定の関係を
満たしているときのみ当該アドレスへのデータの格納を
許可することによりメモリに対するアドレスエラーを検
出するよう構成したことを特徴とする。
（ホ）発明の実施例
第１図は、本発明による実施例の処理装置の要部ブロッ
ク図であり、図中、１はメモリであり１語４バイト幅の
データを格納するもの、２はアドレスレジスタ（ＡＲ）
、３はワークレジスタ（ＷＲ）であり図示しない補助記
憶装置からのデータを保持するもの、４はデータレジス
タ（ＤＲ）。
ク図であり、図中、１はメモリであり１語４バイト幅の
データを格納するもの、２はアドレスレジスタ（ＡＲ）
、３はワークレジスタ（ＷＲ）であり図示しない補助記
憶装置からのデータを保持するもの、４はデータレジス
タ（ＤＲ）。
５は比較回路、６は一致信号でありメモリ７への書込み
許可信号ともなるものである。また、×１ｏｏｏｏ’〜
Ｘ ’ ＦＦＦＣ’はメモリの絶対アドレスである。
許可信号ともなるものである。また、×１ｏｏｏｏ’〜
Ｘ ’ ＦＦＦＣ’はメモリの絶対アドレスである。
第２図は、第１図に示す実施例の動作タイムチャートで
ある。
ある。
図示の例において、メモリ１へのアクセスは２バイトモ
ードと４ハイドモードがあるが、外部補助記憶（例えば
フロッピディスク）より２バイトずつメモリへ書込むも
のとする。
ードと４ハイドモードがあるが、外部補助記憶（例えば
フロッピディスク）より２バイトずつメモリへ書込むも
のとする。
一般にデータ処理装置の場合、電源投入時又はｒ１ＭＰ
Ｌｊ電鍵（Ｉｎｉｔｉａｌ Ｍｉｃｒ。
Ｌｊ電鍵（Ｉｎｉｔｉａｌ Ｍｉｃｒ。
Ｐｒｏｇｒａｍ Ｌｏａｄ）により装置の起動がかけら
れた場合外部補助記憶よりブートストラッププログラム
（ＢＳＰ）を最初にメモリ７の×１００００°〜×”０
ＦＦＦ“番地へ格納する。この場合、本装置のマイクロ
プログラムで上記ＢＳＰ格納領域にのみ書込み許可コー
ドとしてメモリ７の絶対アドレス又はその一部をＢＳＰ
のローディングに先立って書込む。（この場合、ハード
ウェアのアドレスレジスタ２の内容とは別にマイクロプ
ログラム上で書込みデータを作成するのは当然のことで
ある。） その後、外部補助記憶へのアクセスを開始し、ＢＳＰを
メモリ１の×”ｏｏｏｏ ’番地より順に格納するが、
メモリ１のＮ（Ｘ’００００’≦Ｎ≦ｘ’ＱＦＦＦ’）
番地へデータを書込む直前にメモリ１のＮ番地の内容を
読出してアドレスレジスタ２の内容（この場合Ｎ）とメ
モリ１の読出しデータ（Ｎが書込まれている）が一致す
るかどうかのチェック比較回路５により行い、一致して
いれば外部補助記憶からのデータを書込む。又、不一致
のときには、エラーと見倣し、書込みを禁止すると共に
、その旨の通知を行う。
れた場合外部補助記憶よりブートストラッププログラム
（ＢＳＰ）を最初にメモリ７の×１００００°〜×”０
ＦＦＦ“番地へ格納する。この場合、本装置のマイクロ
プログラムで上記ＢＳＰ格納領域にのみ書込み許可コー
ドとしてメモリ７の絶対アドレス又はその一部をＢＳＰ
のローディングに先立って書込む。（この場合、ハード
ウェアのアドレスレジスタ２の内容とは別にマイクロプ
ログラム上で書込みデータを作成するのは当然のことで
ある。） その後、外部補助記憶へのアクセスを開始し、ＢＳＰを
メモリ１の×”ｏｏｏｏ ’番地より順に格納するが、
メモリ１のＮ（Ｘ’００００’≦Ｎ≦ｘ’ＱＦＦＦ’）
番地へデータを書込む直前にメモリ１のＮ番地の内容を
読出してアドレスレジスタ２の内容（この場合Ｎ）とメ
モリ１の読出しデータ（Ｎが書込まれている）が一致す
るかどうかのチェック比較回路５により行い、一致して
いれば外部補助記憶からのデータを書込む。又、不一致
のときには、エラーと見倣し、書込みを禁止すると共に
、その旨の通知を行う。
第２図は、上記動作のタイミング関係を示すものであり
、まず、メモリアクセス要求信号（ＭＲＱ）が発せられ
ると、順次、メモリシーケンス信号がクロックに同期し
て作成され、第１のシーケンスのクロックでアドレスレ
ジスタ２にＮ番地情報が格納される。
、まず、メモリアクセス要求信号（ＭＲＱ）が発せられ
ると、順次、メモリシーケンス信号がクロックに同期し
て作成され、第１のシーケンスのクロックでアドレスレ
ジスタ２にＮ番地情報が格納される。
シーケンスト３は読出しサイクルであり、シーケンス３
の終りのクロック（シーケンス４の始まりのクロック）
でメモリ１からの読出しデータがデータレジスタ４にセ
ットされる。次のシーケンス４．５は書込みサイクルで
あるが、シーケンス４においてアドレスレジスタ２の内
容であるＮ番地情報とデータレジスタ４に保持されてい
るＮ番地の内容（Ｎ）とが比較される。
の終りのクロック（シーケンス４の始まりのクロック）
でメモリ１からの読出しデータがデータレジスタ４にセ
ットされる。次のシーケンス４．５は書込みサイクルで
あるが、シーケンス４においてアドレスレジスタ２の内
容であるＮ番地情報とデータレジスタ４に保持されてい
るＮ番地の内容（Ｎ）とが比較される。
比較の結果、不一致であれば図示しない信号線によりエ
ラー信号が図示しない制御部へ通知される。一方、比較
の結果、一致していればシーケンス５においてワークレ
ジスタ３の内容がメモリ１に書込まれる。そして、書込
みと同時に、アクセス終了信号（ＭＥＮＤ）が送出され
る。
ラー信号が図示しない制御部へ通知される。一方、比較
の結果、一致していればシーケンス５においてワークレ
ジスタ３の内容がメモリ１に書込まれる。そして、書込
みと同時に、アクセス終了信号（ＭＥＮＤ）が送出され
る。
（へ）発明の効果
本発明によればメモリのアドレス線が故障した場合にも
メモリへのデータの書込み時に検出が可能となるので信
頼性の向上に効果がある。
メモリへのデータの書込み時に検出が可能となるので信
頼性の向上に効果がある。
第１図は本発明による実施例の処理装置の要部ブロック
図、第２図は実施例の動作タイムチャートを示す図であ
る。 第１図において、１はメモリ、２はアドレスレジスタ、
３はワークレジスタ、４はデータレジスタ、５は比較回
路である。
図、第２図は実施例の動作タイムチャートを示す図であ
る。 第１図において、１はメモリ、２はアドレスレジスタ、
３はワークレジスタ、４はデータレジスタ、５は比較回
路である。
Claims (1)
- データを格納するメモリと、該メモリへのアクセスアド
レスを保持するアドレスレジスタと、該メモリからの読
出しデータを保持するデータレジスタを有する処理装置
において、あらかじめ上記メモリの少なくとも一部の特
定領域に所定のコード情報を格納しておくとともに、上
記メモリの特定領域へのデータの格納に際して前もって
当該領域から上記所定のコード情報の読出し動作を行な
い上記データレジスタに該コード情報をセントし上記ア
ドレスレジスタに保持されているアドレス情報との比較
を行なう手段をもうけ、上記コード情報とアドレス情報
とが所定の関係を満たしているときのみ当該アドレスへ
のデータの格納を許可することによりメモリに対するア
ドレスエラーを検出するよう構成したことを特徴とする
メモリアドレスエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181122A JPS6073763A (ja) | 1983-09-29 | 1983-09-29 | メモリアドレスエラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181122A JPS6073763A (ja) | 1983-09-29 | 1983-09-29 | メモリアドレスエラ−検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073763A true JPS6073763A (ja) | 1985-04-25 |
Family
ID=16095237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181122A Pending JPS6073763A (ja) | 1983-09-29 | 1983-09-29 | メモリアドレスエラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173815A (ja) * | 1991-12-04 | 1993-07-13 | Hitachi Ltd | データ蓄積装置及び情報処理システム |
-
1983
- 1983-09-29 JP JP58181122A patent/JPS6073763A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173815A (ja) * | 1991-12-04 | 1993-07-13 | Hitachi Ltd | データ蓄積装置及び情報処理システム |
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