JPH0229839A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH0229839A JPH0229839A JP63180750A JP18075088A JPH0229839A JP H0229839 A JPH0229839 A JP H0229839A JP 63180750 A JP63180750 A JP 63180750A JP 18075088 A JP18075088 A JP 18075088A JP H0229839 A JPH0229839 A JP H0229839A
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Links
- LMDZBCPBFSXMTL-UHFFFAOYSA-N 1-ethyl-3-(3-dimethylaminopropyl)carbodiimide Chemical compound CCN=C=NCCCN(C)C LMDZBCPBFSXMTL-UHFFFAOYSA-N 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はマイクロプログラム制御装置に関し−特に1と
ットエラーの訂正方式に関する。
ットエラーの訂正方式に関する。
従1J先街
従来、この種のマイクロプログラム制御装置は、読出し
たデータの1ビツトエラーを検出した場合、データを修
正し制御記憶に再書込みを行う構成となっている。第2
図にその従来例のブロックを示す。この従来例では制御
記憶1・よりマイクロ命令を読出してデータセレクタ2
を介してデータレジスタ3に設定する。データレジスタ
3の出力を1とットエラー訂正2ビットエラー検出回路
4(EDAC回路と称する。EDAC回路については公
知文献である特公昭53−20367 rエラー検出及
び訂正システムJIBMに述べられている)によりエラ
ーチエツクを行い、1ビツトエラーを検出した場合、被
制御部に抑止信号を送る。EDAC回路4により訂正さ
れたマイクロ命令はデータレジスタ3と制御記憶1に再
書込みされる。制御記憶の再書込みが完了した後、抑止
信号を解除しマイクロ命令による制御が行われる。尚、
5は制御記憶1を制御する制御部を示す。
たデータの1ビツトエラーを検出した場合、データを修
正し制御記憶に再書込みを行う構成となっている。第2
図にその従来例のブロックを示す。この従来例では制御
記憶1・よりマイクロ命令を読出してデータセレクタ2
を介してデータレジスタ3に設定する。データレジスタ
3の出力を1とットエラー訂正2ビットエラー検出回路
4(EDAC回路と称する。EDAC回路については公
知文献である特公昭53−20367 rエラー検出及
び訂正システムJIBMに述べられている)によりエラ
ーチエツクを行い、1ビツトエラーを検出した場合、被
制御部に抑止信号を送る。EDAC回路4により訂正さ
れたマイクロ命令はデータレジスタ3と制御記憶1に再
書込みされる。制御記憶の再書込みが完了した後、抑止
信号を解除しマイクロ命令による制御が行われる。尚、
5は制御記憶1を制御する制御部を示す。
上述した従来のマイクロプログラム制御装置は、読出し
たデータが間欠の1ビツトエラーである場合、読出した
データを訂正し制御記憶に再書込みを行いエラー処理は
完了する。しかし、1ビツトエラーのある固定故障アド
レスからは、読出しを行うごとにデータを訂正し制御記
憶に再書込みを行い、その間被制御部は抑止され時間の
無駄となるという欠点がある。
たデータが間欠の1ビツトエラーである場合、読出した
データを訂正し制御記憶に再書込みを行いエラー処理は
完了する。しかし、1ビツトエラーのある固定故障アド
レスからは、読出しを行うごとにデータを訂正し制御記
憶に再書込みを行い、その間被制御部は抑止され時間の
無駄となるという欠点がある。
1匪立旦預
本発明の目的は、固定故障エラーの場合に、その都度デ
ータを訂正して制御記憶に再書込みを行うという時間の
無駄をなくしたマイクロプログラム制御装置を提供する
ことである。
ータを訂正して制御記憶に再書込みを行うという時間の
無駄をなくしたマイクロプログラム制御装置を提供する
ことである。
l5し11處
本発明によるマイクロプログラム制御装置は、マイクロ
プログラムを格納するエリアの他に交代エリアを有する
制御記憶手段と、この制御記憶手段から読出されたマイ
クロプログラムに固定的エラーを生じなと”きに前記交
代エリア内に前記固定的エラーを発生したマイクロプロ
グラムの訂正後のデータを格納する手段と、読出しアド
レスが前記固定的エラーを発生したマイクロプログラム
のアドレスと一致したとき前記交代エリアのアドレスを
指定して前記訂正後のデータを読出すよう制御する手段
とを含むことを特徴とする。
プログラムを格納するエリアの他に交代エリアを有する
制御記憶手段と、この制御記憶手段から読出されたマイ
クロプログラムに固定的エラーを生じなと”きに前記交
代エリア内に前記固定的エラーを発生したマイクロプロ
グラムの訂正後のデータを格納する手段と、読出しアド
レスが前記固定的エラーを発生したマイクロプログラム
のアドレスと一致したとき前記交代エリアのアドレスを
指定して前記訂正後のデータを読出すよう制御する手段
とを含むことを特徴とする。
尺施j
次に本発明の実施例について図面を参照して説明する。
第1図は本発明の一実施例である。31は書込みデータ
信号線10から送られるエラー訂正コードを含む書込み
データを設定するデータレジスタ、32はレジスタ31
の出力か訂正データ信号線13からのデータを選択する
データセレクタ、33はデータセレクタ32の出力を保
持し交代エリア34を含む制御記憶、35は制御記憶3
3の出力か訂正データ信号線13からのデータを選択す
るデータセレクタ、36はデータセレクタ35の出力を
設定するデータレジスタ、37はデータレジスタ36の
出力の1とットエラー検出、1とットエラー訂正を行う
訂正回路である。38は読出し/書込みアドレス信号線
12から送られる制御記憶33のアドレスを設定するア
ドレスレジスター39はアドレスレジスタ38の出力を
設定するアドレスレジスタ、40は制御レジスタ43の
出力で保持され、1とットエラー指示信号線14によっ
てアドレスレジスタ39の出力を設定するアドレスレジ
スタ、41はアドレスレジスタ38の出力とアドレスレ
ジスタ40の出力とを比較し、両アドレスの一致検出を
行う比較回路、42は比較回路41の出力を設定する制
御レジスタ、43は制御レジスタ42の出力を設定し、
41″入力で保持される制御レジスタ、44は制御記憶
33のアドレスを選択するアドレスセレクタであり、比
較回路41の出力と制御レジスタ43の出力のナンド論
理、または書込みデータ制m信号線11によってアドレ
スレジスタ38の出力を選択し、制御レジスタ42の出
力の否定と1とットエラー指示信号線14のアンド論理
によって、アドレスレジスタ39の出力を選択し、比較
回路41の出力と制御レジスタ43の出力とのアンド論
理、または制御レジスタ42の出力と1とットエラー指
示信号線14とのアンド論理によって一交代エリア34
のアドレスを選択する。
信号線10から送られるエラー訂正コードを含む書込み
データを設定するデータレジスタ、32はレジスタ31
の出力か訂正データ信号線13からのデータを選択する
データセレクタ、33はデータセレクタ32の出力を保
持し交代エリア34を含む制御記憶、35は制御記憶3
3の出力か訂正データ信号線13からのデータを選択す
るデータセレクタ、36はデータセレクタ35の出力を
設定するデータレジスタ、37はデータレジスタ36の
出力の1とットエラー検出、1とットエラー訂正を行う
訂正回路である。38は読出し/書込みアドレス信号線
12から送られる制御記憶33のアドレスを設定するア
ドレスレジスター39はアドレスレジスタ38の出力を
設定するアドレスレジスタ、40は制御レジスタ43の
出力で保持され、1とットエラー指示信号線14によっ
てアドレスレジスタ39の出力を設定するアドレスレジ
スタ、41はアドレスレジスタ38の出力とアドレスレ
ジスタ40の出力とを比較し、両アドレスの一致検出を
行う比較回路、42は比較回路41の出力を設定する制
御レジスタ、43は制御レジスタ42の出力を設定し、
41″入力で保持される制御レジスタ、44は制御記憶
33のアドレスを選択するアドレスセレクタであり、比
較回路41の出力と制御レジスタ43の出力のナンド論
理、または書込みデータ制m信号線11によってアドレ
スレジスタ38の出力を選択し、制御レジスタ42の出
力の否定と1とットエラー指示信号線14のアンド論理
によって、アドレスレジスタ39の出力を選択し、比較
回路41の出力と制御レジスタ43の出力とのアンド論
理、または制御レジスタ42の出力と1とットエラー指
示信号線14とのアンド論理によって一交代エリア34
のアドレスを選択する。
以上の構成とされた一実施例について動作を説明する。
まず、書込みデータ信号線10からデータレジスタ31
にデータを設定する。読出し/書込みアドレス信号線1
2からアドレスレジスタ38に設定したアドレスを書込
みデータ制御信号11によってアドレスセレクタ44で
選択し、該アドレスによりデータレジスタ31に設定さ
れたデータを制御記憶33に貯える。
にデータを設定する。読出し/書込みアドレス信号線1
2からアドレスレジスタ38に設定したアドレスを書込
みデータ制御信号11によってアドレスセレクタ44で
選択し、該アドレスによりデータレジスタ31に設定さ
れたデータを制御記憶33に貯える。
アドレスレジスタ38に設定された読出しアドレスによ
り、制御記憶33からデータがデータレジスタ36へ設
定され、データレジスタ36の出力は演算回路などの制
御に使われる。同時に、データレジスタ36の出力を訂
正回路37に送り1とットエラー検出を行う。
り、制御記憶33からデータがデータレジスタ36へ設
定され、データレジスタ36の出力は演算回路などの制
御に使われる。同時に、データレジスタ36の出力を訂
正回路37に送り1とットエラー検出を行う。
ここで、該データが1とットエラーであったならば、デ
ータを訂正し制御記憶33とデータレジスタ36に書込
む、このときの書込みアドレスはアドレスレジスタ38
の出力である読出しアドレスを設定するアドレスレジス
タ39の出力であり、制御記憶33に再書込みが行われ
る。同時に、1とットエラー指示信号線14によりアド
レスレジスタ40にアドレスレジスタ39の出力である
エラーデータの再書込みアドレス(読出しアドレス)が
設定される。
ータを訂正し制御記憶33とデータレジスタ36に書込
む、このときの書込みアドレスはアドレスレジスタ38
の出力である読出しアドレスを設定するアドレスレジス
タ39の出力であり、制御記憶33に再書込みが行われ
る。同時に、1とットエラー指示信号線14によりアド
レスレジスタ40にアドレスレジスタ39の出力である
エラーデータの再書込みアドレス(読出しアドレス)が
設定される。
以後、制御記憶33のデータが訂正回路37で1とット
エラー検出をされなければ、1ビツト工ラー指示信号線
14によりアドレスレジスタ40の内容は保持される。
エラー検出をされなければ、1ビツト工ラー指示信号線
14によりアドレスレジスタ40の内容は保持される。
ここで、制御記憶33の他のアドレスからの読出しデー
タが訂正回路37で1とットエラー検出されたならば、
再書込みが行われ、アドレスレジスタ40に再書込みア
ドレスが設定される。しかし、1とットエラーを検出さ
れたデ°−夕の読出しアドレスがアドレスレジスタ40
に保持されたアドレスと等しかったならば、比較回路4
1でアドレスの一致か検出され、その結果が制御レジス
タ42にセットされ、制御レジスタ42の出力と1とッ
トエラー指示信号線14とのアンド論理により交代エリ
ア34のアドレスかアドレスセレクタ44で選択され、
交代エリア34に訂正後のデータか格納される。このと
き、制御レジスタ43がセットされて、固定故障がある
ことを指示する。
タが訂正回路37で1とットエラー検出されたならば、
再書込みが行われ、アドレスレジスタ40に再書込みア
ドレスが設定される。しかし、1とットエラーを検出さ
れたデ°−夕の読出しアドレスがアドレスレジスタ40
に保持されたアドレスと等しかったならば、比較回路4
1でアドレスの一致か検出され、その結果が制御レジス
タ42にセットされ、制御レジスタ42の出力と1とッ
トエラー指示信号線14とのアンド論理により交代エリ
ア34のアドレスかアドレスセレクタ44で選択され、
交代エリア34に訂正後のデータか格納される。このと
き、制御レジスタ43がセットされて、固定故障がある
ことを指示する。
制御レジスタ43はそのセット状態を保持する。
アドレスレジスタ40は制御レジスタ43によってその
内容である固定故障アドレスを保持する。
内容である固定故障アドレスを保持する。
アドレスレジスタ38とアドレスレジスタ40の出力と
は比較回路41で比較され、その一致が検出され、さら
に制御レジスタ43が固定故障の指示(セント状態)を
していれば、該アドレスは固定故障アドレスであるので
、アドレスセレクタ44で交代エリア34のアドレスが
選択される。
は比較回路41で比較され、その一致が検出され、さら
に制御レジスタ43が固定故障の指示(セント状態)を
していれば、該アドレスは固定故障アドレスであるので
、アドレスセレクタ44で交代エリア34のアドレスが
選択される。
11五里盟
以上説明したように本発明によれば、制御記憶の交代エ
リアに固定故障によるエラー訂正後のマイクロプログラ
ムを格納しておくことにより、以降は固定故障を回避で
きるという効果がある。
リアに固定故障によるエラー訂正後のマイクロプログラ
ムを格納しておくことにより、以降は固定故障を回避で
きるという効果がある。
第1図は本発明の実施例のブロック図、第2図は従来技
術を示すブロック図である。 33・・・・・・制御記憶 34・・・・・・交代エリア 37・・・・・・訂正回路 41・・・・・比較回路 44・・・・・・アドレスセレクタ 第1図
術を示すブロック図である。 33・・・・・・制御記憶 34・・・・・・交代エリア 37・・・・・・訂正回路 41・・・・・比較回路 44・・・・・・アドレスセレクタ 第1図
Claims (1)
- (1)マイクロプログラムを格納するエリアの他に交代
エリアを有する制御記憶手段と、この制御記憶手段から
読出されたマイクロプログラムに固定的エラーを生じた
ときに前記交代エリア内に前記固定的エラーを発生した
マイクロプログラムの訂正後のデータを格納する手段と
、読出しアドレスが前記固定的エラーを発生したマイク
ロプログラムのアドレスと一致したとき前記交代エリア
のアドレスを指定して前記訂正後のデータを読出すよう
制御する手段とを含むことを特徴とするマイクロプログ
ラム制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63180750A JPH0229839A (ja) | 1988-07-20 | 1988-07-20 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63180750A JPH0229839A (ja) | 1988-07-20 | 1988-07-20 | マイクロプログラム制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0229839A true JPH0229839A (ja) | 1990-01-31 |
Family
ID=16088663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63180750A Pending JPH0229839A (ja) | 1988-07-20 | 1988-07-20 | マイクロプログラム制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0229839A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468197A (ja) * | 1990-07-09 | 1992-03-03 | Daiho Constr Co Ltd | シールドトンネルの築造方法 |
-
1988
- 1988-07-20 JP JP63180750A patent/JPH0229839A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468197A (ja) * | 1990-07-09 | 1992-03-03 | Daiho Constr Co Ltd | シールドトンネルの築造方法 |
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