JPS59217298A - メモリエラ−救済方式 - Google Patents
メモリエラ−救済方式Info
- Publication number
- JPS59217298A JPS59217298A JP58090978A JP9097883A JPS59217298A JP S59217298 A JPS59217298 A JP S59217298A JP 58090978 A JP58090978 A JP 58090978A JP 9097883 A JP9097883 A JP 9097883A JP S59217298 A JPS59217298 A JP S59217298A
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- JP
- Japan
- Prior art keywords
- error
- data
- memory
- bit error
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、1つまたは複数のプロセッサを具備する情報
処理装置において、メモリの1ビツトエラーを救済する
方式に関するものである。 ゛〔従来技術〕 メモリ素子の障害にはハードエラーとソフトエラーがあ
る。ハードエラーは固定障害であり、メモリ素子を取り
換えなければエラーは無(ならない。一方、ソフトエラ
ーはα線等の影響により記憶していた情報が反転してお
こるエラーであり、メモリ素子の記憶機能そのものは正
常である。このため、ソフトエラーが起った場合、正常
なデータを再書込みすればソフトエラーは消える。か〜
る理由により、1ビツトエラーを検出したとき、それが
ソフトエラーのため生じたものであれば、正常なデータ
を再書込みすることにより1ビツトエラーを救済し、2
ビツトエラーが生ずる確率なラー検出に対しては、ソフ
トエラーかハードエラーかの区別なく無条件に再書込み
することか多い。
処理装置において、メモリの1ビツトエラーを救済する
方式に関するものである。 ゛〔従来技術〕 メモリ素子の障害にはハードエラーとソフトエラーがあ
る。ハードエラーは固定障害であり、メモリ素子を取り
換えなければエラーは無(ならない。一方、ソフトエラ
ーはα線等の影響により記憶していた情報が反転してお
こるエラーであり、メモリ素子の記憶機能そのものは正
常である。このため、ソフトエラーが起った場合、正常
なデータを再書込みすればソフトエラーは消える。か〜
る理由により、1ビツトエラーを検出したとき、それが
ソフトエラーのため生じたものであれば、正常なデータ
を再書込みすることにより1ビツトエラーを救済し、2
ビツトエラーが生ずる確率なラー検出に対しては、ソフ
トエラーかハードエラーかの区別なく無条件に再書込み
することか多い。
従来、この種の情報処理装置における1ビツトエラー検
出時の再書込み方法としては、次の2通りの方法が知ら
れている。
出時の再書込み方法としては、次の2通りの方法が知ら
れている。
(1)1ビツトエラーを検出したメモリ単独で再書込み
を行う。
を行う。
伐) 1ビツトエラーを検出したことをメモリからアク
セス元であるプロセッサに通知し、このプロセッサのメ
モリアクセス機能を利用してP)書込みを行う。即ち、
プロセッサが1ビツトエラーの生じたデータを読出して
、その訂正されたデータ(メモリの1ビツト訂正機能で
訂正)を受は取り、次に同一データを再書込みするので
ある。なお、この読出しから再1:込みの間、他プロセ
ツサからのメモリアクセスを抑止する。
セス元であるプロセッサに通知し、このプロセッサのメ
モリアクセス機能を利用してP)書込みを行う。即ち、
プロセッサが1ビツトエラーの生じたデータを読出して
、その訂正されたデータ(メモリの1ビツト訂正機能で
訂正)を受は取り、次に同一データを再書込みするので
ある。なお、この読出しから再1:込みの間、他プロセ
ツサからのメモリアクセスを抑止する。
ここで、(1)の方法はメモリ側に再書込み専用のハー
ドウェアを設ける必要があり、かつ、メモリの制御が複
雑延なる欠点を有し゛〔いる。一方、(2)の方法は、
プロセッサからメモリに対するアクセスに関しては、通
常のアクセスパスな利用できるので特別なハードウェア
は不要であるが、メモリから1ビツトエラーの生じたデ
ータを読出し、その訂正済データを再書込みするまでの
間、他プロセツサからのメモリアクセスを抑止するため
のハードウェアが必要である欠点を有している。
ドウェアを設ける必要があり、かつ、メモリの制御が複
雑延なる欠点を有し゛〔いる。一方、(2)の方法は、
プロセッサからメモリに対するアクセスに関しては、通
常のアクセスパスな利用できるので特別なハードウェア
は不要であるが、メモリから1ビツトエラーの生じたデ
ータを読出し、その訂正済データを再書込みするまでの
間、他プロセツサからのメモリアクセスを抑止するため
のハードウェアが必要である欠点を有している。
本発明の目的は、特別なハードウェアを追加することな
く、メモリの1ビツトエラーを救済する方式を提供する
ことにある。
く、メモリの1ビツトエラーを救済する方式を提供する
ことにある。
本発明は、1ビツトエラーを検出した時、プロセッサの
メモリアクセス機能を利用して1ビツトエラー・データ
を訂正することは前記(2)の方法と、同様であるが、
1ビツトエラー・データの読出しと訂正データの再書込
みを1回のメモリアクセスで行えるように、エラーのあ
ったアドレスに対し、 ”プロセッサからアクセス単
位(1回のメモリアクセスで読出し又は書込みを行うバ
イト数)の全てのバイトの部分書込みフラグビットをオ
フとじて部分バイl[’込みを行い、前記(2)の方法
の欠点である1ビツトエラー・データの読出しと訂正デ
ータの再書込みの間、他プロセツサからのメモリアクセ
スを抑止しなければならない問題を解決するものである
。
メモリアクセス機能を利用して1ビツトエラー・データ
を訂正することは前記(2)の方法と、同様であるが、
1ビツトエラー・データの読出しと訂正データの再書込
みを1回のメモリアクセスで行えるように、エラーのあ
ったアドレスに対し、 ”プロセッサからアクセス単
位(1回のメモリアクセスで読出し又は書込みを行うバ
イト数)の全てのバイトの部分書込みフラグビットをオ
フとじて部分バイl[’込みを行い、前記(2)の方法
の欠点である1ビツトエラー・データの読出しと訂正デ
ータの再書込みの間、他プロセツサからのメモリアクセ
スを抑止しなければならない問題を解決するものである
。
図は本発明の一実施例であって、メモリ装置IKバス1
8を介してプロセッサ16 、17が接続されている。
8を介してプロセッサ16 、17が接続されている。
2はデータを記憶する記憶部、3は記憶部2に記憶され
ているデータで、該データにはソフトエラーによる1ビ
ツトエラーがあるものとする。
ているデータで、該データにはソフトエラーによる1ビ
ツトエラーがあるものとする。
4はメモリアドレスレジスタ、5は1ビツトエラーを検
出した時、そのエラーアドレスを保持するエラーアドレ
スレジスタである。6と7はそれぞれ1バイトの読出し
データレジスタであり、8と9はそれぞれ1バイトの書
込みデータレジスタである。即ち、本実施例ではアクセ
ス単位を2バイトとしている。lOと11はそれぞれ部
分バイト書込みフラグを保持する1ビツトのフラグレジ
スタであり、フラグビットが共にオンの場合は、書込み
データレジスタ8.9のデータをその−1ニー記憶部へ 2に書込むが、フラグビットが共にオフあるいは1つが
オフの場合は部分バイトs込みを行う。すなわち、まず
記憶部2から読出しデータレジスタ6.7にデータな読
出し、フラグビットがオフのバイトについて、対応する
読出しデータレジスタ6や7のデータで書込みデータレ
ジスタ8や9を書き変え、次に書込みデータレジスタ8
.9のデータを記憶部2に書込む。12と13はセレク
タで、セレクタ12はバス18を介して送られてくるプ
ロセッサ16 、17からの書込みデータと読出しデー
タレジスタ6のメモリ読出しデータのいずれか一方をフ
ラグレジスタ10の状態により選択し、セレクタ13は
プロセッサ16 、17からの書込みデータと読出しデ
ータレジスタ7のメモリ読出しデータのいずれか一方を
フラグレジスタ11の状態により選択する。14はハミ
ング生成回路、j5は1ビツトエラー検出とそのエラー
訂正を行5ノ・ミングチェツク回路である。19はプロ
セッサ16からのメモリアクセスで1ビツトエラーを検
出したことを通知する信号線、加はプロセッサー17か
らのメモリアクセスで1ビツトエラーを検出したことを
通知する信号線である。
出した時、そのエラーアドレスを保持するエラーアドレ
スレジスタである。6と7はそれぞれ1バイトの読出し
データレジスタであり、8と9はそれぞれ1バイトの書
込みデータレジスタである。即ち、本実施例ではアクセ
ス単位を2バイトとしている。lOと11はそれぞれ部
分バイト書込みフラグを保持する1ビツトのフラグレジ
スタであり、フラグビットが共にオンの場合は、書込み
データレジスタ8.9のデータをその−1ニー記憶部へ 2に書込むが、フラグビットが共にオフあるいは1つが
オフの場合は部分バイトs込みを行う。すなわち、まず
記憶部2から読出しデータレジスタ6.7にデータな読
出し、フラグビットがオフのバイトについて、対応する
読出しデータレジスタ6や7のデータで書込みデータレ
ジスタ8や9を書き変え、次に書込みデータレジスタ8
.9のデータを記憶部2に書込む。12と13はセレク
タで、セレクタ12はバス18を介して送られてくるプ
ロセッサ16 、17からの書込みデータと読出しデー
タレジスタ6のメモリ読出しデータのいずれか一方をフ
ラグレジスタ10の状態により選択し、セレクタ13は
プロセッサ16 、17からの書込みデータと読出しデ
ータレジスタ7のメモリ読出しデータのいずれか一方を
フラグレジスタ11の状態により選択する。14はハミ
ング生成回路、j5は1ビツトエラー検出とそのエラー
訂正を行5ノ・ミングチェツク回路である。19はプロ
セッサ16からのメモリアクセスで1ビツトエラーを検
出したことを通知する信号線、加はプロセッサー17か
らのメモリアクセスで1ビツトエラーを検出したことを
通知する信号線である。
本実施例の動作は次の通りである。いま、プロセッサ1
6が命令実行過程において、記憶部2内の1ビツトエラ
ーのあるデータ3を読出ずべくメモリ装置1に対して読
出し要求を出し、メモリアドレスレジスタ4に該当アド
レスを設定したとする。
6が命令実行過程において、記憶部2内の1ビツトエラ
ーのあるデータ3を読出ずべくメモリ装置1に対して読
出し要求を出し、メモリアドレスレジスタ4に該当アド
レスを設定したとする。
これに対してメモリ装置1では、記憶部2からデータ3
を読出してハミングチェック回路15に入力し、1ビツ
トエラーの検出−と該当エラーピットに対する訂正を実
施する。そして、ハミングチェック回路15で1ビツト
エラーが検出されると、その旨を信号線19を介してプ
ロセッサ16に通知し、同時にメモリアドレスレジスタ
4の内容(エラーデータ3のアドレス)をエラーアドレ
スレジスタ5に退避せしめる。又、ハミングチェック回
路15で訂正されたデータを読出しデータレジスタ6.
7にセットし、バス18を介してプロセッサ16に送出
する。プロセッサ16では、訂正されたデータを使用し
て処理を続け、命令の実行を終了する。
を読出してハミングチェック回路15に入力し、1ビツ
トエラーの検出−と該当エラーピットに対する訂正を実
施する。そして、ハミングチェック回路15で1ビツト
エラーが検出されると、その旨を信号線19を介してプ
ロセッサ16に通知し、同時にメモリアドレスレジスタ
4の内容(エラーデータ3のアドレス)をエラーアドレ
スレジスタ5に退避せしめる。又、ハミングチェック回
路15で訂正されたデータを読出しデータレジスタ6.
7にセットし、バス18を介してプロセッサ16に送出
する。プロセッサ16では、訂正されたデータを使用し
て処理を続け、命令の実行を終了する。
上記プロセッサ16は、命令実行過程でメモリ装置1か
ら信号線19を通して1ビツトエラーの通知を受けてい
るので、命令の実行終了後、まず1ビツトエラー・デー
タ3のアドレスをエラーアドレスレジスタ5からバス8
を介して取り込む。次に、記憶部2内の1ビツトエラー
・データ3を訂正データで書き変えるため、プロセッサ
16は、メモリ装置1に対して書込み要求を出し、バス
18を介して、先に取り込んだデータ3のアドレスをメ
モリアドレスレジスタ4にセットすると共に、任意の書
込みデータ(実際に記憶部2に書込まないので、どのよ
うなデータでもよい)を書込みデータレジスタ8,9に
セットし、さらにフラグレジスタ10゜11を共にオフ
とする。
ら信号線19を通して1ビツトエラーの通知を受けてい
るので、命令の実行終了後、まず1ビツトエラー・デー
タ3のアドレスをエラーアドレスレジスタ5からバス8
を介して取り込む。次に、記憶部2内の1ビツトエラー
・データ3を訂正データで書き変えるため、プロセッサ
16は、メモリ装置1に対して書込み要求を出し、バス
18を介して、先に取り込んだデータ3のアドレスをメ
モリアドレスレジスタ4にセットすると共に、任意の書
込みデータ(実際に記憶部2に書込まないので、どのよ
うなデータでもよい)を書込みデータレジスタ8,9に
セットし、さらにフラグレジスタ10゜11を共にオフ
とする。
一方、メモリ装置1では、フラグレジスタ10 。
11が共にオフのため部分バイトS込みを実行すべ(、
まずメモリアドレスレジスタ4で示される1 ゛
ビットエラー・データ3を記憶部2から読出してハミン
グチェック回路151C入力し、その訂正データを読出
しデータレジスタ6.7にセットする。
まずメモリアドレスレジスタ4で示される1 ゛
ビットエラー・データ3を記憶部2から読出してハミン
グチェック回路151C入力し、その訂正データを読出
しデータレジスタ6.7にセットする。
次に、フラグレジスタ10 、11が共にオフというこ
とで、セレクタ12 、、13は読出しデータレジスタ
6゜7を選択し、上記訂正データで書込みデータレジス
タ8,9の内容を書き変える。次に、該書込みデータレ
ジスタ8.9のデータをハミング生成回路14に入力し
、こへで生成されたハミングビットを付加して記憶部2
内のメモリアドレスレジスタ4で示されるアートレスに
1込む。この結果、1ビツトエラーのあるデータ3は訂
正されたデータで記憶部2に再書込みされるため、1ビ
ツトエラーの無いデータとなる。
とで、セレクタ12 、、13は読出しデータレジスタ
6゜7を選択し、上記訂正データで書込みデータレジス
タ8,9の内容を書き変える。次に、該書込みデータレ
ジスタ8.9のデータをハミング生成回路14に入力し
、こへで生成されたハミングビットを付加して記憶部2
内のメモリアドレスレジスタ4で示されるアートレスに
1込む。この結果、1ビツトエラーのあるデータ3は訂
正されたデータで記憶部2に再書込みされるため、1ビ
ツトエラーの無いデータとなる。
以上説明したように、本発明によれば、部分書込み方式
を用いて、1ビツトエラー・データの読出しと訂正デー
タの再書込みを1回のメモリアクセスで行えるようにし
たため、特別に他プロセツサからのメモリアクセスを抑
止する回路を設けることな((あるメモリアクセス動作
中、メモリは他のメモリアクセスを受付けない構成とな
っている)、メモリ1ビットエラーを救θ″「すること
ができる。
を用いて、1ビツトエラー・データの読出しと訂正デー
タの再書込みを1回のメモリアクセスで行えるようにし
たため、特別に他プロセツサからのメモリアクセスを抑
止する回路を設けることな((あるメモリアクセス動作
中、メモリは他のメモリアクセスを受付けない構成とな
っている)、メモリ1ビットエラーを救θ″「すること
ができる。
図は木兄すリの一実施例のブロック図である。
1・゛°メモリ装飲、 2・・・記憶部、 3・・
・1ピツエラ〜・データ、 4・・・メモリアドレス
レジスタ、 5・・・エラーアドレスレジスタ、6,
7・・・読出しデータレジスタ、 8.9・・・書込
みデータレジスタ、10.11・・・フラグレジスタ、
12 、13・・・セレクタ、 14・・・ハミング生
成回路、15°°°ハミングチ工ツク回路、 16 、
17・・・プロセッサ、 18・・・バス、19.2
0・・・1ビツトエラー検出通知用信号線。 代理人 弁理士 鈴 木 誠
・1ピツエラ〜・データ、 4・・・メモリアドレス
レジスタ、 5・・・エラーアドレスレジスタ、6,
7・・・読出しデータレジスタ、 8.9・・・書込
みデータレジスタ、10.11・・・フラグレジスタ、
12 、13・・・セレクタ、 14・・・ハミング生
成回路、15°°°ハミングチ工ツク回路、 16 、
17・・・プロセッサ、 18・・・バス、19.2
0・・・1ビツトエラー検出通知用信号線。 代理人 弁理士 鈴 木 誠
Claims (1)
- (1) メモリとこのメモリをアクセスするプロセッ
サを具備し、メモリ側に、読出しデータの1ビツトエラ
ーの有無を検出し、1ビツトエラーがあった場合、該当
エラービットを訂正する手段を有する情報処理装置にお
いて、メモリ側は、読出したデータに1ビツトエラーが
あると、該1ビツトエラーの生じたエラーアドレス及び
1ビツトエラーのあったことをアクセス元のプロセッサ
に通知し、該通知を受けたプロセッサはメモリ側に、前
記エラーアドレスを送ると共に書き変えを行わない部分
書込みを指定し、該部分書込み指定を受けたメモリ側で
は、前記エラーアドレスのデータを読出してキの1ビツ
トエラーを訂正し、該訂正データを前記エラーアドレス
に再書込みすることを特徴とするメモリエラー救済方式
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58090978A JPS59217298A (ja) | 1983-05-24 | 1983-05-24 | メモリエラ−救済方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58090978A JPS59217298A (ja) | 1983-05-24 | 1983-05-24 | メモリエラ−救済方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59217298A true JPS59217298A (ja) | 1984-12-07 |
Family
ID=14013602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58090978A Pending JPS59217298A (ja) | 1983-05-24 | 1983-05-24 | メモリエラ−救済方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59217298A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1703398A2 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Techniques for soft error correction |
-
1983
- 1983-05-24 JP JP58090978A patent/JPS59217298A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1703398A2 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Techniques for soft error correction |
US7631244B2 (en) | 2005-03-17 | 2009-12-08 | Fujitsu Limited | Soft error correction method, memory control apparatus and memory system |
US8365031B2 (en) | 2005-03-17 | 2013-01-29 | Fujitsu Limited | Soft error correction method, memory control apparatus and memory system |
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