JPS6069903A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS6069903A JPS6069903A JP58177711A JP17771183A JPS6069903A JP S6069903 A JPS6069903 A JP S6069903A JP 58177711 A JP58177711 A JP 58177711A JP 17771183 A JP17771183 A JP 17771183A JP S6069903 A JPS6069903 A JP S6069903A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- fet4
- active element
- drain
- fet1
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）利用分野
この発明は、集積回路等に利用される増幅回路に関する
。
。
（ロ）従来技術
従来、前記増幅回路として第１図に示す回路構成が知ら
れている。この増幅回路は、Ｎチャンネル接合形の電界
効果トランジスタ（以下、ＦＥＴと略称する）１のソー
ス端子を接地し、そのゲート端子に一端が接地されたバ
イアス抵抗２の他端を接続し、そのドレイン端子に負荷
抵抗３の一端を接続しており、負荷抵抗３の他端は正の
直流電圧源ＶＣＣに接続されている。そして、バイアス
抵抗２を介して正の電圧信号が入力されると負荷抵抗３
を介してドレイン電によりが流れ、ＦＥＴ１のンース・
ドレイン間に電圧ＶＳＤが発生し、出力電圧として取り
出される。このとき、負荷抵抗３０両端には、その抵抗
値ＹＲＬとするとＲ１，・Ｉａの電圧が生じる。この電
圧値はリース・ドレイン間電圧ＶｓＤに比較して非常に
大きく、このため電圧源■ｃｃの電力は負荷抵抗によっ
て大幅に消費されるので電源電圧を大きくする必要があ
り、電源の使用効率が悪い問題があった。
れている。この増幅回路は、Ｎチャンネル接合形の電界
効果トランジスタ（以下、ＦＥＴと略称する）１のソー
ス端子を接地し、そのゲート端子に一端が接地されたバ
イアス抵抗２の他端を接続し、そのドレイン端子に負荷
抵抗３の一端を接続しており、負荷抵抗３の他端は正の
直流電圧源ＶＣＣに接続されている。そして、バイアス
抵抗２を介して正の電圧信号が入力されると負荷抵抗３
を介してドレイン電によりが流れ、ＦＥＴ１のンース・
ドレイン間に電圧ＶＳＤが発生し、出力電圧として取り
出される。このとき、負荷抵抗３０両端には、その抵抗
値ＹＲＬとするとＲ１，・Ｉａの電圧が生じる。この電
圧値はリース・ドレイン間電圧ＶｓＤに比較して非常に
大きく、このため電圧源■ｃｃの電力は負荷抵抗によっ
て大幅に消費されるので電源電圧を大きくする必要があ
り、電源の使用効率が悪い問題があった。
上記問題を解決するため、第２図に示す増幅回路が広く
使用されている。この増幅回路は負荷抵抗３の受動素子
に替えてディブレジョン形のＦＥＴ４の能動素子を負荷
として使用するもので、ＦＥＴ１のドレイン端子にはＦ
ＥＴ４のゲートおよびソース端子が接続され、ＦＥＴ４
のドレイン端子は電源Ｖｃｃに接続されている。ＦＥＴ
４のゲート・ソース間電圧ＶＧ８は零ボルトであるから
、ＦＥＴ４は動作可能状態にあり、ＦＥＴＩのゲートに
正の電圧信号が入力されるとドレイン電流■。が流れて
動作状態となる。すなわち、ＦＥＴ４のソース・ドレイ
ン間にはＦＥＴ１のソース・ドレイン間電圧Ｖ８Ｄと等
しい電圧が印加されていれば動作するので、電源■ｃｃ
の電圧を太き（せず、ＦＥＴ４は電流源として効率良く
使用できる。
使用されている。この増幅回路は負荷抵抗３の受動素子
に替えてディブレジョン形のＦＥＴ４の能動素子を負荷
として使用するもので、ＦＥＴ１のドレイン端子にはＦ
ＥＴ４のゲートおよびソース端子が接続され、ＦＥＴ４
のドレイン端子は電源Ｖｃｃに接続されている。ＦＥＴ
４のゲート・ソース間電圧ＶＧ８は零ボルトであるから
、ＦＥＴ４は動作可能状態にあり、ＦＥＴＩのゲートに
正の電圧信号が入力されるとドレイン電流■。が流れて
動作状態となる。すなわち、ＦＥＴ４のソース・ドレイ
ン間にはＦＥＴ１のソース・ドレイン間電圧Ｖ８Ｄと等
しい電圧が印加されていれば動作するので、電源■ｃｃ
の電圧を太き（せず、ＦＥＴ４は電流源として効率良く
使用できる。
しかしながら、第２図の増幅回路ではＦＥＴＩとＦＥＴ
４の素子の特性が揃っている場合は増幅作用を行うが、
揃っていない場合は増幅動作が困難になる欠点があった
。この理由は、ＦＥＴＩ 。
４の素子の特性が揃っている場合は増幅作用を行うが、
揃っていない場合は増幅動作が困難になる欠点があった
。この理由は、ＦＥＴＩ 。
４の各ソース・ドレイン間電圧ＶｓＤが不平衡になるた
めで、不平衡状態になるとＦＥＴ１あるいはＦＥＴ ４
のいずれかが飽ね状態又はそれに近い状態となり、ＦＥ
ＴＩに入力する電圧信号変化にドレイン電流が反応せず
増幅作用ができな（なるためである。また、ＦＥＴＩ、
４の各素子の温度特性が異なる場合は、使用温度条件に
よって電圧平衡がくずれ、このため増幅作用ができなく
なる欠点があった。
めで、不平衡状態になるとＦＥＴ１あるいはＦＥＴ ４
のいずれかが飽ね状態又はそれに近い状態となり、ＦＥ
ＴＩに入力する電圧信号変化にドレイン電流が反応せず
増幅作用ができな（なるためである。また、ＦＥＴＩ、
４の各素子の温度特性が異なる場合は、使用温度条件に
よって電圧平衡がくずれ、このため増幅作用ができなく
なる欠点があった。
（ハ） 目 的
この発明は前記事情に基づいてなされたもので、その目
的とするところは、増幅用の能動素子と負荷用の能動素
子に印加されるバイアス電圧を制御することにより、正
常な増幅作用が行なえるようにした増幅回路を提供する
ことである。
的とするところは、増幅用の能動素子と負荷用の能動素
子に印加されるバイアス電圧を制御することにより、正
常な増幅作用が行なえるようにした増幅回路を提供する
ことである。
に）実施例
以下、この発明の実施例につき第３図に基づいて説明す
る。第３図において第２図と同一部分は同一符号を附し
て示し、詳しい説明は省略する。
る。第３図において第２図と同一部分は同一符号を附し
て示し、詳しい説明は省略する。
ＦＥＴ １のドレイン端子はＦＥＴ４のソース端子に接
続されると共にバイパス用のコンデンサ５を介してＦＥ
Ｔ４のゲート端子に接続されている。
続されると共にバイパス用のコンデンサ５を介してＦＥ
Ｔ４のゲート端子に接続されている。
一方１．ＦＥＴ１のドレイン端子からは電流出力として
取り出されると共にＦＥＴＩのソース・ドレイン間電圧
ＶＳＤとしてバイアス電圧検出用の増幅器６の一端に入
力される。増幅器６の入力側の他端には電源ＶＣＣの電
圧値の％に相当する電圧Ｖｔｈが印加されており、この
電圧Ｖｔｈと入力した電圧ＶａＤが常時比較され、その
差電圧が増幅されて抵抗７を介してＦＥＴ４のゲートに
印加されるつなお、増幅器６はＦＥＴ１によって増幅さ
れるべき周波数帯域よりも低い周波数の範囲で応答する
ように構成されている。
取り出されると共にＦＥＴＩのソース・ドレイン間電圧
ＶＳＤとしてバイアス電圧検出用の増幅器６の一端に入
力される。増幅器６の入力側の他端には電源ＶＣＣの電
圧値の％に相当する電圧Ｖｔｈが印加されており、この
電圧Ｖｔｈと入力した電圧ＶａＤが常時比較され、その
差電圧が増幅されて抵抗７を介してＦＥＴ４のゲートに
印加されるつなお、増幅器６はＦＥＴ１によって増幅さ
れるべき周波数帯域よりも低い周波数の範囲で応答する
ように構成されている。
ＦＥＴ １の出力電圧、即ち電圧Ｖｓｏの直流成分の値
がＦＥＴＩ 、４の特性の相違等の原因により電圧Ｖｔ
ｈより高くもしくは低くなったとすると、電圧Ｖｔｈと
電圧Ｖ８Ｄとの差電圧が増幅器６、抵抗７を夫々介して
ＦＥＴ４のゲートに負もしくは正の直流バイアス電圧と
して位加される。このため、ＦＥＴ ４のソース・ドレ
イン間電圧■ｓＤに対するドレイン電流よりの特性が減
少もしくは増大方向に変化し、ＦＥＴ４は作動可能状態
に保持されている。この状態において、ＦＥＴＩのゲー
トに電圧信号が入力すると、ＦＥＴ１は動作し、このド
レイン電流変化分とＦＥＴ４による能動負荷の積で表わ
される増幅率で入力信号は増幅され出力信号となる。な
お、ＦＥＴＩに入力する電圧信号の周波数は高いので増
幅器６は応答せず、その出力は変化しない。
がＦＥＴＩ 、４の特性の相違等の原因により電圧Ｖｔ
ｈより高くもしくは低くなったとすると、電圧Ｖｔｈと
電圧Ｖ８Ｄとの差電圧が増幅器６、抵抗７を夫々介して
ＦＥＴ４のゲートに負もしくは正の直流バイアス電圧と
して位加される。このため、ＦＥＴ ４のソース・ドレ
イン間電圧■ｓＤに対するドレイン電流よりの特性が減
少もしくは増大方向に変化し、ＦＥＴ４は作動可能状態
に保持されている。この状態において、ＦＥＴＩのゲー
トに電圧信号が入力すると、ＦＥＴ１は動作し、このド
レイン電流変化分とＦＥＴ４による能動負荷の積で表わ
される増幅率で入力信号は増幅され出力信号となる。な
お、ＦＥＴＩに入力する電圧信号の周波数は高いので増
幅器６は応答せず、その出力は変化しない。
前述のように、ＦＥＴＩの出力電圧の直流成分が温度変
化等の原因によりＶｔｈからずれた場合には、ＦＥＴ４
のゲート電圧が増幅器６により自動的に制御されること
により、ＦＥＴＩ、４の動作状態において出力電圧の直
流成分がＶｔｈで安定に動作する。
化等の原因によりＶｔｈからずれた場合には、ＦＥＴ４
のゲート電圧が増幅器６により自動的に制御されること
により、ＦＥＴＩ、４の動作状態において出力電圧の直
流成分がＶｔｈで安定に動作する。
なお、前記実施例においては増幅作用を行う第１の能動
素子としてＦＥＴ １を、負荷に使用する第２の能動素
子としてＦＥＴ４を使用したが、これに限らず、ＦＥＴ
Ｉの替わりにエミッタ接地のトランジスタを使用し、こ
のトランジスタのコレクタとエミッタを接続したトラン
ジスタをＦＥＴ４の替わりに使用しても良い。
素子としてＦＥＴ １を、負荷に使用する第２の能動素
子としてＦＥＴ４を使用したが、これに限らず、ＦＥＴ
Ｉの替わりにエミッタ接地のトランジスタを使用し、こ
のトランジスタのコレクタとエミッタを接続したトラン
ジスタをＦＥＴ４の替わりに使用しても良い。
（ホ）効果
以上説明したようにこの発明によれば、第１の能動素子
の出力端の電圧と基準電圧とを比較し、その電圧差に比
例した電圧を第１の能動素子の出力端に負荷として接続
された第２の能動素子にバイアス電圧として印加して、
第１の能動素子と第２の能動素子との動作状態において
第１の能動素子の出力端の電圧が前記基準電圧とほぼ等
しくなるように構成している。したがって、各能動素子
の特性の相違、温度特性の相違等により第１の能動素子
の出力端の電圧が基準電圧値よりずれて電圧平衡がくず
れても、第２の能動素子のバイアス電圧が自動的に制御
されて前記基準電圧値で安定に動作を行う。また、本増
幅回路は容易に集積化できるので、モノリシック集積化
増幅回路を作成する際にも、素子の特性のバラツキによ
る歩留りの低下を防ぐことができる利点がある。
の出力端の電圧と基準電圧とを比較し、その電圧差に比
例した電圧を第１の能動素子の出力端に負荷として接続
された第２の能動素子にバイアス電圧として印加して、
第１の能動素子と第２の能動素子との動作状態において
第１の能動素子の出力端の電圧が前記基準電圧とほぼ等
しくなるように構成している。したがって、各能動素子
の特性の相違、温度特性の相違等により第１の能動素子
の出力端の電圧が基準電圧値よりずれて電圧平衡がくず
れても、第２の能動素子のバイアス電圧が自動的に制御
されて前記基準電圧値で安定に動作を行う。また、本増
幅回路は容易に集積化できるので、モノリシック集積化
増幅回路を作成する際にも、素子の特性のバラツキによ
る歩留りの低下を防ぐことができる利点がある。
第１図は従来の増幅回路の回路構成図、第２図は従来の
他の増幅回路構成図、第３図はこの発明の実施例を示す
回路構成図である。 １．４・・・電界効果トランジスタ、 ６・・・増幅器
。 第２図 第１図 第３図
他の増幅回路構成図、第３図はこの発明の実施例を示す
回路構成図である。 １．４・・・電界効果トランジスタ、 ６・・・増幅器
。 第２図 第１図 第３図
Claims (1)
- 入力した信号に比例して電流を増幅する第１の能動素子
と、この第１の能動素子の出力端に負荷として接続され
る第２の能動素子と、前記第１の能動素子の出力端の電
圧と基準電圧とを比較し、その電圧差に比例した電圧を
前記第２の能動素子にバイアス電圧として印加する増幅
手段とを備え、前記第１の能動素子と前記第２の能動素
子との動作状態において前記第１の能動素子の出力端の
電圧が前記基準電圧とほぼ等しくなることを特徴とする
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177711A JPS6069903A (ja) | 1983-09-26 | 1983-09-26 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177711A JPS6069903A (ja) | 1983-09-26 | 1983-09-26 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069903A true JPS6069903A (ja) | 1985-04-20 |
Family
ID=16035769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177711A Pending JPS6069903A (ja) | 1983-09-26 | 1983-09-26 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069903A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1523804A2 (en) * | 2001-10-25 | 2005-04-20 | Freescale Semiconductor, Inc. | Variable gain amplifier with autobiasing supply regulation |
-
1983
- 1983-09-26 JP JP58177711A patent/JPS6069903A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1523804A2 (en) * | 2001-10-25 | 2005-04-20 | Freescale Semiconductor, Inc. | Variable gain amplifier with autobiasing supply regulation |
| EP1523804A4 (en) * | 2001-10-25 | 2008-07-16 | Freescale Semiconductor Inc | AMPLIFIER WITH VARIABLE AMPLIFICATION WITH SELF-VOLTAGE SUPPLY CONTROL |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950005169B1 (ko) | 평형 차동 증폭기 | |
| JPH07106875A (ja) | 半導体集積回路 | |
| JPH0332923B2 (ja) | ||
| JPH088456B2 (ja) | ドライバ回路 | |
| JPH02149108A (ja) | ゲート電圧制御回路 | |
| JPH0472401B2 (ja) | ||
| JPH09130162A (ja) | 横電流調節を有する電流ドライバ回路 | |
| JPS6069903A (ja) | 増幅回路 | |
| US6496066B2 (en) | Fully differential operational amplifier of the folded cascode type | |
| JP3075635B2 (ja) | 温度補償型増幅器 | |
| JPS58139506A (ja) | 差動増幅回路 | |
| US6570450B2 (en) | Efficient AC coupled CMOS RF amplifier | |
| JP2001068948A (ja) | Ｍｏｓｆｅｔ増幅回路 | |
| JP3907130B2 (ja) | 改良された出力電圧範囲を有する増幅器 | |
| JP2676823B2 (ja) | バイアス回路 | |
| JP4030277B2 (ja) | 増幅回路 | |
| JPH02177724A (ja) | 出力バッファ回路 | |
| JPH0521446B2 (ja) | ||
| JP3300421B2 (ja) | 高周波増幅器 | |
| JPH0636482B2 (ja) | 入力アンプ回路 | |
| JPS5815968B2 (ja) | 発振回路 | |
| JP3052039B2 (ja) | 入力アンプ回路 | |
| JP3792012B2 (ja) | 正電圧動作型高周波電力増幅器 | |
| JPS6360611A (ja) | 差動入力差動出力型増幅器 | |
| JPH0846446A (ja) | ゲートバイアス回路 |