JPS606108B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS606108B2 JPS606108B2 JP51079821A JP7982176A JPS606108B2 JP S606108 B2 JPS606108 B2 JP S606108B2 JP 51079821 A JP51079821 A JP 51079821A JP 7982176 A JP7982176 A JP 7982176A JP S606108 B2 JPS606108 B2 JP S606108B2
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Description
【発明の詳細な説明】
本発明は不純物をドープした単層又は複層のボリSi層
を有した半導体素子又は回路の製造方法に関する。
を有した半導体素子又は回路の製造方法に関する。
MOSIC又はLSIの製造技術において不純物をドー
プしたポリSiをゲートそして内部配線用材料として広
く用いていることは周知のごとくである。
プしたポリSiをゲートそして内部配線用材料として広
く用いていることは周知のごとくである。
この理由はポリSiが不純物をドーブすることにより低
い抵抗率を有すること、耐熱性を有すること、そして加
工性が勝れている等の性質を利用することによりMOS
FET製作においてソース「ドレィン、そしてゲート(
ポリSi)を自己整合出来る点にあることも周知のごと
くである。上記のドープしたポリSjを有したMOSI
C又は瓜1はまず最初は1層のポリSiより構成された
ものであったが回路上の集積度を上げるため次第に多層
のポリSiよりなる回路又は素子が実用されてきた。
い抵抗率を有すること、耐熱性を有すること、そして加
工性が勝れている等の性質を利用することによりMOS
FET製作においてソース「ドレィン、そしてゲート(
ポリSi)を自己整合出来る点にあることも周知のごと
くである。上記のドープしたポリSjを有したMOSI
C又は瓜1はまず最初は1層のポリSiより構成された
ものであったが回路上の集積度を上げるため次第に多層
のポリSiよりなる回路又は素子が実用されてきた。
第1図に周知の2層のドープされたポリSiを具備した
回路又は素子の断面構造を示し、第2図にこの製造方法
に関する従来例を示し、これを用いて従来の製造方法に
おける問題点を説明する。
回路又は素子の断面構造を示し、第2図にこの製造方法
に関する従来例を示し、これを用いて従来の製造方法に
おける問題点を説明する。
第1図aに2層のポリSiを用いて転送電極を構成した
オーバラップ構造電荷結合素子を示し、第1図bにダイ
ナミックランダム アクセス メモリを示し、第1図c
に二重構造なだれ注入形MOSメモリを示し、これらは
いずれも良く知られている代表的な断面構造である。第
1図aはオーバラップ構造電荷結合素子の断面構造説明
図である。
オーバラップ構造電荷結合素子を示し、第1図bにダイ
ナミックランダム アクセス メモリを示し、第1図c
に二重構造なだれ注入形MOSメモリを示し、これらは
いずれも良く知られている代表的な断面構造である。第
1図aはオーバラップ構造電荷結合素子の断面構造説明
図である。
これに見られるように例えばP形シリコン単結晶基板1
上に第1ゲート酸化膜2−a,2−b,2−cと第2ゲ
ート酸化膜3−a,3−bを設け、該第1ゲート酸化膜
2一a,2−b,2−c上に不純物がドープされた第1
ポリSi電極4−a,4一b,4一cが形成されている
。そして第2ゲート酸化膜3−a,3一b,上に第2ポ
リSi電極5−a,5一bが形成されている。
上に第1ゲート酸化膜2−a,2−b,2−cと第2ゲ
ート酸化膜3−a,3−bを設け、該第1ゲート酸化膜
2一a,2−b,2−c上に不純物がドープされた第1
ポリSi電極4−a,4一b,4一cが形成されている
。そして第2ゲート酸化膜3−a,3一b,上に第2ポ
リSi電極5−a,5一bが形成されている。
第1ポリSi電極4−a,4−b,4−cと第2ポリS
i電極5一a,5一bの間は酸化膜6により電気的に絶
縁されている。該第1ポリ電極4−a,4−b,4−c
、第2ポリSi電極5一a,5−b下の第1ゲート酸化
膜2a−,2一b,2−c、第2ゲート酸化膜3−a,
3一bの膜梼性及び第1ゲート、第2ゲート酸化膜2一
a,2−b,2一c,3−a,3−bと基板1界面近傍
の状態は共によく制御されていなければならない。第1
図bは2層電極を有するトランジスタ方式のダイナミッ
クランダム アクセス メモリにおける1セルの断面構
造説明図である。これは論理“1”または“0”に対応
する電荷量を保持するためのストレージ容量と、このス
トレージ容量にストレージされた電荷をビットセンス線
に転送し、検出するためのスイッチとして働くトランジ
スタより構成されたものである。これに見られるように
例えばP形シリコン単結晶基板7上に第1ゲート酸化膜
8と第2ゲート酸化膜9を設け、その周辺にフィールド
酸化膜10−a,10一bがある。該第1ゲート酸化膜
8上に第1ポリSi電極11がある。該第1ポリSi電
極11は前述したストレージ容量用電極である。そして
第2ゲート酸化膜9上に第2ポリSi電極12がある。
該第2ポリSi電極12は前述したスイッチングトラン
ジスタのゲートである。第1ポリSi電極11と第2ポ
リSj電極12間は酸化膜13により電気的に絶縁され
ている。
i電極5一a,5一bの間は酸化膜6により電気的に絶
縁されている。該第1ポリ電極4−a,4−b,4−c
、第2ポリSi電極5一a,5−b下の第1ゲート酸化
膜2a−,2一b,2−c、第2ゲート酸化膜3−a,
3一bの膜梼性及び第1ゲート、第2ゲート酸化膜2一
a,2−b,2一c,3−a,3−bと基板1界面近傍
の状態は共によく制御されていなければならない。第1
図bは2層電極を有するトランジスタ方式のダイナミッ
クランダム アクセス メモリにおける1セルの断面構
造説明図である。これは論理“1”または“0”に対応
する電荷量を保持するためのストレージ容量と、このス
トレージ容量にストレージされた電荷をビットセンス線
に転送し、検出するためのスイッチとして働くトランジ
スタより構成されたものである。これに見られるように
例えばP形シリコン単結晶基板7上に第1ゲート酸化膜
8と第2ゲート酸化膜9を設け、その周辺にフィールド
酸化膜10−a,10一bがある。該第1ゲート酸化膜
8上に第1ポリSi電極11がある。該第1ポリSi電
極11は前述したストレージ容量用電極である。そして
第2ゲート酸化膜9上に第2ポリSi電極12がある。
該第2ポリSi電極12は前述したスイッチングトラン
ジスタのゲートである。第1ポリSi電極11と第2ポ
リSj電極12間は酸化膜13により電気的に絶縁され
ている。
第2ポリSi電極12に隣接してビットセンス線用拡散
層14がある。又第2ポリSi電極12はワ−ド線であ
る例えばアルミニウム(Aそ)よりなる金属線15と接
続されている。そして第1図aの電荷結合素子と同様に
、第1,第2ゲート酸化膜8,9中、及び第1,第2ゲ
ート酸化膜8,9と基板7界面を含むその近傍の状態は
共によく製造技術上制御されていなければならない。第
1図cは二重ポリSi構造なばれ注入形MOSメモリの
1セルの断面構造説明図である。
層14がある。又第2ポリSi電極12はワ−ド線であ
る例えばアルミニウム(Aそ)よりなる金属線15と接
続されている。そして第1図aの電荷結合素子と同様に
、第1,第2ゲート酸化膜8,9中、及び第1,第2ゲ
ート酸化膜8,9と基板7界面を含むその近傍の状態は
共によく製造技術上制御されていなければならない。第
1図cは二重ポリSi構造なばれ注入形MOSメモリの
1セルの断面構造説明図である。
これに見られるように例えばP形シリコン単結晶基板1
6上に第1ゲート酸化膜17を設け、該第1ゲート酸化
膜17上にフローティングゲートである第1ポリSi電
極18がある。該第1ポリSi電極18の上に酸化膜1
9により電気的に絶縁されたコントロ−ルゲートである
第2ポリSi電極20がある。第1ポリSi電極18の
両端の基板16上にソース、ドレィン用の拡散層21−
a,21−bがある。
6上に第1ゲート酸化膜17を設け、該第1ゲート酸化
膜17上にフローティングゲートである第1ポリSi電
極18がある。該第1ポリSi電極18の上に酸化膜1
9により電気的に絶縁されたコントロ−ルゲートである
第2ポリSi電極20がある。第1ポリSi電極18の
両端の基板16上にソース、ドレィン用の拡散層21−
a,21−bがある。
この第1図cに示したメモリセルの周辺の同一基板16
上に第2ポリSi電極20と同層のポリSiでゲートを
構成している回路においてて前記電荷結合素子そしてラ
ンダム アクセスMOSメモリと同じように第1ゲート
酸化膜17、第2ゲ−ト酸化膜(c図には表示していな
い。)の膜中及び基板16との界面及びその近傍の物理
的、電気的な製作技術上の制御はよくなされなければな
らない。以上は2層のドープされたポリSiを具備した
素子及び回路の一部分の断面構造説明図であるが、同様
な2層ポリSjを具備した他の素子又は回路は数多〈あ
ることは言うまでもない。第2図に第1図に示した素子
又は回路を製作する従来の製造方法について説明する。
上に第2ポリSi電極20と同層のポリSiでゲートを
構成している回路においてて前記電荷結合素子そしてラ
ンダム アクセスMOSメモリと同じように第1ゲート
酸化膜17、第2ゲ−ト酸化膜(c図には表示していな
い。)の膜中及び基板16との界面及びその近傍の物理
的、電気的な製作技術上の制御はよくなされなければな
らない。以上は2層のドープされたポリSiを具備した
素子及び回路の一部分の断面構造説明図であるが、同様
な2層ポリSjを具備した他の素子又は回路は数多〈あ
ることは言うまでもない。第2図に第1図に示した素子
又は回路を製作する従来の製造方法について説明する。
第2図aに示すように、まず例えばP形シリコン単結晶
基板22上に第1ゲート酸化膜23を形成し、該第1ゲ
ート酸化膜23上にポリSi膜24を被覆する。
基板22上に第1ゲート酸化膜23を形成し、該第1ゲ
ート酸化膜23上にポリSi膜24を被覆する。
次に該ポリSi膜24に例えばリン(P)、ボロン(B
)等の不純物を拡散しポリSi膜24の抵抗率を下げる
。次に第1図aにおける第1ポリSi電極4−a,4一
b,4−cに対応する部分にホトリソグラフィ技術によ
ってパターンニングしたホトレジスト膜25一a,25
−b,25一cを形成する。次に該ホトレジスト膜25
−a,25一b,25−cをエッチングマスクとしてホ
トレジスト膜25−a,25一b,25−cが被覆され
ていないポリSi膜24を例えばプラズマエッチ法で除
去し、第2図bの如く第1ポリSi電極26−a,26
−b,26−cを形成する。そしてレジスト膜25一a
,25一b,25一cを除去した後、第1ポリSi電極
26−a,26一b,26−cをエッチングマスクとし
て、例えば弗化アンモン(NH4F)を用いてオキサイ
ドエツチを行うことにより第1ポリSi電極26一a,
26−b,26−c下の第1ゲート酸化膜27−a,2
7一b,27一cのみを残し、第2図cの如く他を除去
する。その後、高温酸素雰囲気中において熱酸化を行う
ことにより基板22上に第2ゲート酸化膜28−a,2
8−b,28一cを形成すると共に、第1ポリSi電極
26一a,26−b,26−cも同時に酸化することに
よって酸化膜29−a,29一b,29−cを第2図d
の如く形成する。次に第2ポリSi電極30−a,30
一b,30一cを第1ポリSi電極26−a,26−b
,26‐cを形成したと同様の方法により第2図eの如
く形成する。
)等の不純物を拡散しポリSi膜24の抵抗率を下げる
。次に第1図aにおける第1ポリSi電極4−a,4一
b,4−cに対応する部分にホトリソグラフィ技術によ
ってパターンニングしたホトレジスト膜25一a,25
−b,25一cを形成する。次に該ホトレジスト膜25
−a,25一b,25−cをエッチングマスクとしてホ
トレジスト膜25−a,25一b,25−cが被覆され
ていないポリSi膜24を例えばプラズマエッチ法で除
去し、第2図bの如く第1ポリSi電極26−a,26
−b,26−cを形成する。そしてレジスト膜25一a
,25一b,25一cを除去した後、第1ポリSi電極
26−a,26一b,26−cをエッチングマスクとし
て、例えば弗化アンモン(NH4F)を用いてオキサイ
ドエツチを行うことにより第1ポリSi電極26一a,
26−b,26−c下の第1ゲート酸化膜27−a,2
7一b,27一cのみを残し、第2図cの如く他を除去
する。その後、高温酸素雰囲気中において熱酸化を行う
ことにより基板22上に第2ゲート酸化膜28−a,2
8−b,28一cを形成すると共に、第1ポリSi電極
26一a,26−b,26−cも同時に酸化することに
よって酸化膜29−a,29一b,29−cを第2図d
の如く形成する。次に第2ポリSi電極30−a,30
一b,30一cを第1ポリSi電極26−a,26−b
,26‐cを形成したと同様の方法により第2図eの如
く形成する。
この従来のオーバラップ構造電荷結合素子の製造方法に
おいて一番問題なのは第2ゲート酸化膜28−a,28
−b,28−cを形成するプロセスである。
おいて一番問題なのは第2ゲート酸化膜28−a,28
−b,28−cを形成するプロセスである。
即ち前述したごとく第2ゲート酸化膿28−a,28−
b,28−cを形成するには第2図cに示した不純物が
ドープされた第1ポリSi電極26一a,26−b,2
6−c表面と第1ポリSi電極26一a,26一b,2
6一c間の基板22表面がむきだしの状態で高温酸素雰
囲気中で酸化を行うことによってなされる。ここで問題
になるのはこの高温酸素雰囲気中で酸化が始まる初期に
おいて、第1ポリSi電極26一a,26−b,26−
cより不純物が蒸発し、隣接したむきだしの基板22表
面に附着したり、酸化炉管壁に附着したりする。前者の
基板22表面への附着はその後の熱工程により基板22
内部に拡散され、この部分のMOSキャパシタの反転電
圧を変化させてしまう。そして後者の酸化炉管壁に附着
した不純物は再度蒸発し前記むきだしの基板22表面へ
の附着を起し、前者同様この附着部分の反転電圧を変動
させる。又この現象は第1図bにおけるランダム アク
セスMOSメモリの場合、スイッチングトランジスタの
しきい値電圧の変動を起し、そして第1図に示した素子
又は回路の1部と同一基板に形成した周辺回路にあるM
OSFETのしきい電圧の変動を起す。このような不純
物の蒸発、附着現象は基板22表面において一様には発
生しなく局部的に起り、その蒸発、附着量とも多様であ
る。このため同一基板上に形成したMOSFETのしき
い値電圧のバラッキは素子又は回路製造上の歩留、そし
てその素子又は回路を用いて作ったシステムの信頼性に
重要な悪影響を与える。
b,28−cを形成するには第2図cに示した不純物が
ドープされた第1ポリSi電極26一a,26−b,2
6−c表面と第1ポリSi電極26一a,26一b,2
6一c間の基板22表面がむきだしの状態で高温酸素雰
囲気中で酸化を行うことによってなされる。ここで問題
になるのはこの高温酸素雰囲気中で酸化が始まる初期に
おいて、第1ポリSi電極26一a,26−b,26−
cより不純物が蒸発し、隣接したむきだしの基板22表
面に附着したり、酸化炉管壁に附着したりする。前者の
基板22表面への附着はその後の熱工程により基板22
内部に拡散され、この部分のMOSキャパシタの反転電
圧を変化させてしまう。そして後者の酸化炉管壁に附着
した不純物は再度蒸発し前記むきだしの基板22表面へ
の附着を起し、前者同様この附着部分の反転電圧を変動
させる。又この現象は第1図bにおけるランダム アク
セスMOSメモリの場合、スイッチングトランジスタの
しきい値電圧の変動を起し、そして第1図に示した素子
又は回路の1部と同一基板に形成した周辺回路にあるM
OSFETのしきい電圧の変動を起す。このような不純
物の蒸発、附着現象は基板22表面において一様には発
生しなく局部的に起り、その蒸発、附着量とも多様であ
る。このため同一基板上に形成したMOSFETのしき
い値電圧のバラッキは素子又は回路製造上の歩留、そし
てその素子又は回路を用いて作ったシステムの信頼性に
重要な悪影響を与える。
本発明は上記の点に鑑みなされたもので、半導体単結晶
基板上に絶縁膜を介して不純物をドープした多結晶半導
体層を形成し、半導体基板の一部を露出せしめて後に熱
処理を行なう場合、この熱処理によって上記多結晶半導
体層の不純物の蒸発や、これによる半導体基板表面への
附着を防止した半導体装置の製造方法を提供することを
目的とする。
基板上に絶縁膜を介して不純物をドープした多結晶半導
体層を形成し、半導体基板の一部を露出せしめて後に熱
処理を行なう場合、この熱処理によって上記多結晶半導
体層の不純物の蒸発や、これによる半導体基板表面への
附着を防止した半導体装置の製造方法を提供することを
目的とする。
すなわち本発明は、半導体基板上に絶縁膜を介して不純
物をドープした第1の多結晶半導体層を形成し、次いで
この第1の多結晶半導体層上に不純物をドープしない第
2の多結晶半導体層を形成し「次にこれら第1及び第2
の多結晶半導体層を同一マスクでエッチングし「その後
半導体基板の一部を露出せしめてから熱処理を施して前
記第1の多結晶半導体層の不純物の一部を第2の多結晶
半導体層中に拡散させるとともに前記基板の露出面上に
新たに絶縁膜を形成するようにしたものである。
物をドープした第1の多結晶半導体層を形成し、次いで
この第1の多結晶半導体層上に不純物をドープしない第
2の多結晶半導体層を形成し「次にこれら第1及び第2
の多結晶半導体層を同一マスクでエッチングし「その後
半導体基板の一部を露出せしめてから熱処理を施して前
記第1の多結晶半導体層の不純物の一部を第2の多結晶
半導体層中に拡散させるとともに前記基板の露出面上に
新たに絶縁膜を形成するようにしたものである。
このような本発明によれば上記従来例の欠点である第2
のゲート酸化膜形成時における第1のポリSi電極4一
a,4一b,4一c,1 1,18からの不純物の蒸発
を大幅に軽減させることができ、同一基板上に形成させ
た単層又は多層のポリSi電極を具備した素子又は回路
内にあるMOSFETのしきし、値電圧、そしてMOS
キャパシ夕の電圧ーキャパシタンス特性のバラッキによ
る歩留り低下を従来の製造方法に比べた大幅に軽減させ
ることが出来る。
のゲート酸化膜形成時における第1のポリSi電極4一
a,4一b,4一c,1 1,18からの不純物の蒸発
を大幅に軽減させることができ、同一基板上に形成させ
た単層又は多層のポリSi電極を具備した素子又は回路
内にあるMOSFETのしきし、値電圧、そしてMOS
キャパシ夕の電圧ーキャパシタンス特性のバラッキによ
る歩留り低下を従来の製造方法に比べた大幅に軽減させ
ることが出来る。
次に第3図を用いて本発明の−実施例を説明する。
第2図の従来例と同じくオーバラップ構成電荷結合素子
に適用した例について説明する。第3図aに示すように
、まず例えばP形シリコン単結晶基板31上に第1ゲー
ト酸化膜32を形成し、該第1ゲート酸化膜32上に所
望の濃度の不純物をドープした第1のボリSi膜33と
該第1のポリSi膜33上に不純物をドープしない第2
のポリSi膜34を形成する。次に第1ポリSi電極に
対応する部分にホトリソグラフィ技術によってパターン
ニングしたホトレジスト膜35一a,35一b,35−
cを形成する。以下のプロセスは第2図において示した
従来方法と何ら異なる点はない。即ち、このホトレジス
ト膜35一a,35一b,35一cをエッチングマスク
としてホトレジスト膜35−a,35一b,35一cが
被覆されていないポリSi膜33,34を例えばプラズ
マエッチ法で除去し、それぞれが酸化膜32上に不純物
がドーブされたポリSi層36−a,36−b,36−
cと、該ポリSi層36一a,36一b,36一c上に
不純物がドープされていないポリSi層37一a,37
−b,37−cよりなるポリSi層を酸化膜32上に第
3図bの如く残存させる。そしてホトレジストを除去し
た後、ポリSi層36一a,37−a,36−b,37
−b,36−c,37一cをエッチングマスクそして、
例えば弗化アンモン(NE4F)を用いてオキサイドヱ
ツチを行うことによってポリSi層37−a,37−b
,37−c下の酸化膜38−a,38一b,38一cの
みを残し、他を第3図cの如く除去する。,その後、高
温酸素雰囲気中において熱酸化を行うことにより基板3
1上に第2ゲート酸化膜39−a,39一b,39−c
を形成すると共に、ポリSi層36一a,37−a,3
6−b,37一b,36−c,37−cも同時に酸化す
ることによって、酸化膜40一a,40一b,40一c
が形成される。又この酸化中不純物がドープされてない
ポリSi層37一a,37一b,37一cは不純物がド
ープされたポリSi層36一a,36−b,36一cを
拡散源として不純物がドープされ、全体が不純物を含ん
でポリSi層になり低に抵抗率を有した第1ポリSi電
極41一a,41一b,41−cが第3図dの如く形成
される。次に第2ポリSi電極42−a,42−b,4
2−cを第2図eで説明したと同様な方法により形成す
る。以上説明したごとく本発明の製造方法では第2ゲ−
ト酸化膜39−a,39−b? 39−cを形成するた
めに高温酸素雰囲気中に基板31を投入する前では、第
3図cに示したように不純物を含んだポリSi層36一
a,36一b,36−cはそれぞれ不純物がドープされ
てないポリSi層37一a,37−b,37−cで被覆
されているため、従来の製造方法において問題となった
酸化初期におけるポリSi層よりの不純物の外部雰囲気
中への蒸発は防止される。また不純物がドープされてな
いポリSi層37−a? 37−b,37−cは表面よ
り酸化されると共に不純物がドーブされたポリSi層3
6−a,36−b,36−cより不純物が拡散され所望
の導電率を得ることが母釆る。従って本発明方法を用い
て作られたMOSFET素子又は回路内にあるMOSF
ETのしきし、電圧そしてMSSキヤパシタの電圧ーキ
ヤパシタンス特性のバラッキは従来の製造方法で作られ
たものより必然的に軽減される。第3図aにおける不純
物をドープされたポリSi層33とドープされてないポ
リSi層34の形成を例えばシラン(SiA)の熱分解
によるCVD(ChemicalVaporDepos
ition法を用いて実行する場合、不純物をドープさ
れたポリSi層33を形成する際はCVD反応系にホス
フィン(PH3)又はジボラン(B21も)を供給し「
そして不純物がド−プされてないポリSi層34を形成
する際は前記ホスフィン又はジボランの反応系への供給
を止めることにより実現できる。
に適用した例について説明する。第3図aに示すように
、まず例えばP形シリコン単結晶基板31上に第1ゲー
ト酸化膜32を形成し、該第1ゲート酸化膜32上に所
望の濃度の不純物をドープした第1のボリSi膜33と
該第1のポリSi膜33上に不純物をドープしない第2
のポリSi膜34を形成する。次に第1ポリSi電極に
対応する部分にホトリソグラフィ技術によってパターン
ニングしたホトレジスト膜35一a,35一b,35−
cを形成する。以下のプロセスは第2図において示した
従来方法と何ら異なる点はない。即ち、このホトレジス
ト膜35一a,35一b,35一cをエッチングマスク
としてホトレジスト膜35−a,35一b,35一cが
被覆されていないポリSi膜33,34を例えばプラズ
マエッチ法で除去し、それぞれが酸化膜32上に不純物
がドーブされたポリSi層36−a,36−b,36−
cと、該ポリSi層36一a,36一b,36一c上に
不純物がドープされていないポリSi層37一a,37
−b,37−cよりなるポリSi層を酸化膜32上に第
3図bの如く残存させる。そしてホトレジストを除去し
た後、ポリSi層36一a,37−a,36−b,37
−b,36−c,37一cをエッチングマスクそして、
例えば弗化アンモン(NE4F)を用いてオキサイドヱ
ツチを行うことによってポリSi層37−a,37−b
,37−c下の酸化膜38−a,38一b,38一cの
みを残し、他を第3図cの如く除去する。,その後、高
温酸素雰囲気中において熱酸化を行うことにより基板3
1上に第2ゲート酸化膜39−a,39一b,39−c
を形成すると共に、ポリSi層36一a,37−a,3
6−b,37一b,36−c,37−cも同時に酸化す
ることによって、酸化膜40一a,40一b,40一c
が形成される。又この酸化中不純物がドープされてない
ポリSi層37一a,37一b,37一cは不純物がド
ープされたポリSi層36一a,36−b,36一cを
拡散源として不純物がドープされ、全体が不純物を含ん
でポリSi層になり低に抵抗率を有した第1ポリSi電
極41一a,41一b,41−cが第3図dの如く形成
される。次に第2ポリSi電極42−a,42−b,4
2−cを第2図eで説明したと同様な方法により形成す
る。以上説明したごとく本発明の製造方法では第2ゲ−
ト酸化膜39−a,39−b? 39−cを形成するた
めに高温酸素雰囲気中に基板31を投入する前では、第
3図cに示したように不純物を含んだポリSi層36一
a,36一b,36−cはそれぞれ不純物がドープされ
てないポリSi層37一a,37−b,37−cで被覆
されているため、従来の製造方法において問題となった
酸化初期におけるポリSi層よりの不純物の外部雰囲気
中への蒸発は防止される。また不純物がドープされてな
いポリSi層37−a? 37−b,37−cは表面よ
り酸化されると共に不純物がドーブされたポリSi層3
6−a,36−b,36−cより不純物が拡散され所望
の導電率を得ることが母釆る。従って本発明方法を用い
て作られたMOSFET素子又は回路内にあるMOSF
ETのしきし、電圧そしてMSSキヤパシタの電圧ーキ
ヤパシタンス特性のバラッキは従来の製造方法で作られ
たものより必然的に軽減される。第3図aにおける不純
物をドープされたポリSi層33とドープされてないポ
リSi層34の形成を例えばシラン(SiA)の熱分解
によるCVD(ChemicalVaporDepos
ition法を用いて実行する場合、不純物をドープさ
れたポリSi層33を形成する際はCVD反応系にホス
フィン(PH3)又はジボラン(B21も)を供給し「
そして不純物がド−プされてないポリSi層34を形成
する際は前記ホスフィン又はジボランの反応系への供給
を止めることにより実現できる。
又まず最初ドープされてないポリSi層を形成した後、
不純物を例えば熱拡散でドープして不純物がドープされ
たポリSi層33を形成してもよい。又まずドープされ
てないポリSi層を第1ゲート酸化膜32上に形成し、
その後所望の不純物をイオン注入することも可能である
。このときこのイオン注入によるポリSi層の厚さ方向
における不純物の濃度分布のピークの位置を制御し、か
つ表面濃度を通常シリコン単結晶基板に含まれている不
純物濃度程度に制御することによって第3図aに示すポ
リSi層33,34を得ることが出来る。第3図bにお
けるポリSi層36−a,37−a,36−b,37−
b,36−c,37−cを形成させる方法として前述し
たプラズマエッチ法、又はエッチングマスクとして低温
酸化膜を用いてもよい。何処ならば通常低温酸化膜の形
成温度はポリSi形成温度と比べて低いため、先に形成
させたポリSi層34へ不純物がドープされたポリSj
層33より若干不純物の拡散がある程度なので問題はな
い。第3図において説明したのは2層のドープされたポ
リSi電極構造の電荷結合素子についてであるが、本発
明の提供する製造方法は第1ポリSi電極を形成すると
ころにあるため第2ポリSi電極はポリSiでなく例え
ばアルミニウム(A夕)のような金属材料であっても、
適当できることは説明するまでもない。
不純物を例えば熱拡散でドープして不純物がドープされ
たポリSi層33を形成してもよい。又まずドープされ
てないポリSi層を第1ゲート酸化膜32上に形成し、
その後所望の不純物をイオン注入することも可能である
。このときこのイオン注入によるポリSi層の厚さ方向
における不純物の濃度分布のピークの位置を制御し、か
つ表面濃度を通常シリコン単結晶基板に含まれている不
純物濃度程度に制御することによって第3図aに示すポ
リSi層33,34を得ることが出来る。第3図bにお
けるポリSi層36−a,37−a,36−b,37−
b,36−c,37−cを形成させる方法として前述し
たプラズマエッチ法、又はエッチングマスクとして低温
酸化膜を用いてもよい。何処ならば通常低温酸化膜の形
成温度はポリSi形成温度と比べて低いため、先に形成
させたポリSi層34へ不純物がドープされたポリSj
層33より若干不純物の拡散がある程度なので問題はな
い。第3図において説明したのは2層のドープされたポ
リSi電極構造の電荷結合素子についてであるが、本発
明の提供する製造方法は第1ポリSi電極を形成すると
ころにあるため第2ポリSi電極はポリSiでなく例え
ばアルミニウム(A夕)のような金属材料であっても、
適当できることは説明するまでもない。
第3図を用いて説明した本発明の製造方法はオーバラツ
プ構造電荷結合素子についてであったが、第1図b,c
におけるランダム アクセスMOSメモリ、そして二重
構造なだれ注入形MOSメモIJIこおいても同様であ
る。
プ構造電荷結合素子についてであったが、第1図b,c
におけるランダム アクセスMOSメモリ、そして二重
構造なだれ注入形MOSメモIJIこおいても同様であ
る。
尚、本発明の説明では「不純物をドープしない」という
語を用いたが、これは不純物の量が十分に少なく、熱処
理による不純物の蒸発がないか、あるいは無視できる程
度のものを示す。
語を用いたが、これは不純物の量が十分に少なく、熱処
理による不純物の蒸発がないか、あるいは無視できる程
度のものを示す。
なお上記実施例では基板としてP形シリコン単結晶につ
いて説明したが、N形、そしてサファイア基板上に形成
したシリコンェピタキシャル層を用いた基板にも本発明
は適用出来る。又上記説明はMOSIC又はLSI技術
において、不純物をドープしたポリSiを用いた素子又
は回路について主に説明を行なったが、バィポーラ技術
により作られる素子又は回路においても酸化プロセス投
入前において不純物がドープされたポリSi層が外部雰
囲気に露出しており、かつ該ポリSi層よりの蒸発が問
題となるような製造方法にも本発明は適用出来る。
いて説明したが、N形、そしてサファイア基板上に形成
したシリコンェピタキシャル層を用いた基板にも本発明
は適用出来る。又上記説明はMOSIC又はLSI技術
において、不純物をドープしたポリSiを用いた素子又
は回路について主に説明を行なったが、バィポーラ技術
により作られる素子又は回路においても酸化プロセス投
入前において不純物がドープされたポリSi層が外部雰
囲気に露出しており、かつ該ポリSi層よりの蒸発が問
題となるような製造方法にも本発明は適用出来る。
第1図は周知の2層の不純物がドーブされたポリSi層
を具備した半導体素子と回路の一部を示す断面構造説明
図、第2図は第1図のオーバラップ構造電荷結合素子の
従来の製法を説明するための工程図、第3図は本発明製
法の一実施例を説明するための工程図である。 1,7,16,22,31はP形シリコン単結晶基板、
4−a,4−b,4一c,11,18,26一a,26
一b,26−c,41−a,41−b,41−cは第1
ポリSi電極、5−a,5−b,5−c,12,20,
30−a,30−b,30一c,42−a,42−b,
42−cは第2ポリSi電極、2−a,2一b,2一c
,一8,亀7,23,27−a,27−b,27一c,
32,38一a,38一b,38−cは第1ゲート酸化
膜、3一a,3一b,9,28−a,28一b,28−
c,39一a,39一b,39一cは第2ゲート酸化膜
、36−a,36−b,36−cは不純物がドープされ
たポリSi層、37−a,37一b,37−cは不純物
がドープされていないポリSi層である。 第1図 第1図 第2図 第3図
を具備した半導体素子と回路の一部を示す断面構造説明
図、第2図は第1図のオーバラップ構造電荷結合素子の
従来の製法を説明するための工程図、第3図は本発明製
法の一実施例を説明するための工程図である。 1,7,16,22,31はP形シリコン単結晶基板、
4−a,4−b,4一c,11,18,26一a,26
一b,26−c,41−a,41−b,41−cは第1
ポリSi電極、5−a,5−b,5−c,12,20,
30−a,30−b,30一c,42−a,42−b,
42−cは第2ポリSi電極、2−a,2一b,2一c
,一8,亀7,23,27−a,27−b,27一c,
32,38一a,38一b,38−cは第1ゲート酸化
膜、3一a,3一b,9,28−a,28一b,28−
c,39一a,39一b,39一cは第2ゲート酸化膜
、36−a,36−b,36−cは不純物がドープされ
たポリSi層、37−a,37一b,37−cは不純物
がドープされていないポリSi層である。 第1図 第1図 第2図 第3図
Claims (1)
- 【特許請求の範囲】 1 半導体基板上に第1の絶縁膜を介して不純物をドー
プした第1の多結晶半導体層を形成する工程と、前記第
1の多結晶半導体層上に不純物をドープしない第2の多
結晶半導体層を形成する工程と、前記第1及び第2の多
結晶半導体層を同一マスクでエツチングすると共に前記
半導体基板の一部を露出せしめる工程と、前記半導体基
板の露出面に第2の絶縁膜を形成させると共に前記第1
の多結晶半導体層中の不純物の一部を前記第2の多結晶
半導体層中に拡散させる熱処理工程とを備えたことを特
徴とする半導体装置の製造方法。 2 前記第1の多結晶半導体層の不純物が拡散により導
入された第2の多結晶半導体層とによって一体電極が形
成されることを特徴とする特許請求の範囲第1項記載の
半導体装置の製造方法。 3 前記第1及び第2の多結晶半導体層はポリシリコン
からなることを特徴とする特許請求の範囲第1項記載の
半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51079821A JPS606108B2 (ja) | 1976-07-07 | 1976-07-07 | 半導体装置の製造方法 |
US05/813,464 US4143178A (en) | 1976-07-07 | 1977-07-07 | Manufacturing method of semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51079821A JPS606108B2 (ja) | 1976-07-07 | 1976-07-07 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5355986A JPS5355986A (en) | 1978-05-20 |
JPS606108B2 true JPS606108B2 (ja) | 1985-02-15 |
Family
ID=13700859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51079821A Expired JPS606108B2 (ja) | 1976-07-07 | 1976-07-07 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4143178A (ja) |
JP (1) | JPS606108B2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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