KR100192470B1 - 씨엠오에스 인버터 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 종래의 CMOS에 있어서, 웰 형성을 위해 넓은 면적이 필요했던 단점을 보완하고 게이트를 공유하게하여, 집적도를 향상시킬 수 있는 CMOS 인버터 구조 및 제조방법에 관한 것으로, 제1도전형의 기판에 제1도전형과 반대되는 제2도전형의 모스트랜지스터를 형성하고, 그 위에 게이트를 공유하고 제2도전형 모스트랜지스터의 소오스/드레인과 연결된 제1도전형의 소오스/드레인을 갖는 제1도전형의 모스트랜지스터가 형성된 CMOS 구조로써, 그 제조 방법은, 제1도전형의 기판위에 게이트를 형성하고 제1도전형과 반대되는 제2도전형의 소오스/드레인을 형성하여 제2도전형의 모스트랜지스터를 형성하는 공정과, 전표면에 격리용막을 증착하고 제2도전형 모스트랜지스터의 드레인 콘택홀을 형성하는 공정과,상기 드레인 콘택홀에 전도체층을 선택적으로 형성하여 평탄화하고 상기 게이트 표면까지 에치백하는 공정과, 제1도전형의 모스트랜지스터 형성을 위한 게이트 산화막을 상기 전도체층 위를 제외한 부분에 형성하고 제2도전형으로 도핑된 폴리실리콘을 증착하는 공정과, 상기 중착된 폴리실리콘에 채널영역을 정의하여 제1도전형의 소오스드레인을 형성하여 제1도전형의 모스트랜지스터를 형성하는 공정으로 이루어진다.
Description
제1도는 종래의 CMOS 인버터 구조 단면도.
제2도는 종래의 NMOS 인버터 구조 단면도.
제3도는 인버터 회로 구성도.
제4도는 본 발명의 CMOS인버터 제조공정 단면도.
제5도는 본 발명의 CMOS인버터 완성단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
5, 12 : 소오스/드레인 9 : 실리사이드
10 : 도핑된 폴리실리콘 7, 13 : 산화막
14 : 금속
본 발명은 반도체 소자에 관한 것으로 특히 엔모스(NMOS)와 피모스(PMOS)트랜지스터가 게이트를 공유한 구조의 CMOS 인버터 구조 및 제조방법에 관한 것이다.
종래의 CMOS 구조 및 제조방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제1도는 종래의 CMOS 인버터 구조 단면도로서, CMOS 인버터는 한 개의 엔모스 트랜지스터와 한 개의 피모스 트랜지스터를 금속으로 연결한 것으로, 실리콘기판(1)에 필드산화막(2)을 성장하여 액티브영역과 필드영역을 구분하고, 액티브영역중 피모스영역에 n형 웰(2)을 형성하고, 게이트산화막을 성장하여 폴리사이드(Polycide)를 증착식각하여 엔모스와 피모스 각각의 게이트(6)를 형성하고, n+이온주입으로 엔모스영역의 소오스/드레인과 P+이온주입으로 피모스 영역의 소오스/드레인을 형성하고, 워드라인의 격리를 위해 산화막(7)을 증착하고 베리드 콘택형성을 위해 산화막(7)을 선택식각하여 금속(8)을 증착하여 이루어진 구조이다.
제2도는 제1도중 엔모스 영역을 나타낸 것으로, 하나의 엔모스 트랜지스터와 폴리저항(LOAD POLY) 및 금속라인으로 구성된 것이다.
이와 같이 구성된 종래의 CMOS 인버터의 동작은 다음과 같다.
제3도는 인버터회로 구성도로써, 제3도(a)는 엔모스 인버터 회로도이고, 제3도(b)는 CMOS 인버터회로도이다.
즉 제3도(a)에서 입력신호가 하이레벨일때 엔모스가 "온"되어 출력신호는 로우레벨이 되고, 입력시호가 로우레벨일때 엔모스는 오프되어 출력신호는 하이레벨이 된다. 그리고 제3도(b)에서 입력신호가 하이레벨일 경우, 피모스는 "오프"되고 엔모스는 "온"되어 출력신호는 로우레벨이되고, 입력신호가 로우레벨일 경우 피모스는 "온"되고, 엔모스는 "오프"되어 출력신호는 하이레벨이 된다.
그러나, 종래의 CMOS 인버터에 있어서, 피모스 트랜지스터를 형성하기 위해서는 n형 웰을 형성하여야 했기 때문에 매우 큰 면적을 차지하여 집적화에 어려운 결점이 있다.
본 발명은 이와 같은 결점을 해결하기 위해 안출한 것으로서, 박막의 엔모스와 피모스를 형성하고 게이트를 고유하도록 하는 CMOS를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기위한 본 발명은 기판에 피모스를 박막트랜지스터(Thin Film Transisitor)를 형성하고, 이를 격리시킨 뒤 그 위에 게이트가 공유되도록 엔모스트랜지스터를 형성하는 구조 및 제조방법이다.
이와 같은 본 발명을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제4도는 본 발명의 CMOS 인버터 제조공정 단면도를 낱낸 것으로, 제4도(a)와 같이 실리콘기판(1)에 필드산화막(2)을 성장하여 액티브영역과 필드영역을 구분하고, 게이트 산화막을 성장한 후 n형 불순물로 도핑된 폴리실리콘과 캡게이트 산화막을 차례로 증착하여 포토에치공정으로 게이트(6)를 형성하고, LDD(Lighly doped drain) 구조의 소오스/드레인을 형성하기위해 n-불순물 이온주입한 뒤 게이트(6)에 측벽산화막을 형성하여 n+불순물이온 주입을 한다.
제4도(b)와 같이 낮은 온도에서 전표면에 격리용 산화막(7)을 증착하고 포토에치공정으로 엔모스 트랜지스터의 드레인 콘택홀(Contact hole)을 형성하여 콘택홀내에 선택적인 화학증착법으로 실리사이드(Silicide)(9)를 증착한다.
제4도(C)와 같이 평탄화를 위하여 Chemical-Mechanical-Polishing으로 표면을 평탄화시킨후 게이트(6) 표면까지 에치백하고, 박막산화막을 성장시켜 피모스 트랜지스터의 게이트산화막을 형성한 다음 실리사이드(9)위의 산화막을 선택적 습식식각하고 n형 불순물로 도핑된 폴리실리콘(10)을 중착한다.
제4도(d)와 같이 , 포토레지스트(11)를 도포하여 피모스의 채널부분을 마스킹한 뒤 보론(Boron)을 고농도로 이온주입하고 제4도(e)와 같이 불필요한 부분을 제거하여 피모스의 트랜지스터의 소오스/드레인을 형성한다.
그 뒤, 산화막(13)을 두껍게 중착하고 콘택을 형성하여 금속전극(14)을 연결한다.
이와 같은 방법으로 제조하여 완성된 CMOS의 구조는 제5도와 같다.
즉, 기판(1)에 필드산화막(2)이 형성되고 액티브영역에 게이트(6)와 n형 소오스/드레인(5)이 형성되어 엔모스 트랜지스터가 형성되고, 그 위에 게이트 산화막을 사이에 두고 상기 게이트(6)를 공통으로하여 P형 소오스/드레인(12)이 형성되어 피모스 트랜지스터가 형성되고 피모스 트랜지스터와 엔모스 트랜지스터의 소오스/드레인 (5,12)은 실리사이드(9)로 연결되고 전극이 형성되어 있는 구조이다.
이상에서 설명한 바와 같이 본 발명의 CMOS 인버터 구조 및 제조방법에 있어서는 종래의 CMOS 구조에서 웰형성을 위해 넓은 면적이 필요했던 단점을 보완하고, 엔모스와 피모스 트랜지스터가 게이트를 고유하게하여 면적을 최소화하여 집적도를 향상시킬 수 있고, 소자표면의 평편도를 증가시킬 수 있는 효과등이 있다.
Claims (3)
- 제1도전형 기판위에 게이트가 형성되고, 게이트 양측의 하부에 제1도전형과 반대인 제2도전형의 소오스/드레인이 형성되어 제2도전형의 모스트랜지스터가 형성되고,상기 제2도전형 모스트랜지스터의 상측부위에, 제2도전형 모스트랜지스터의 게이트를 공유하고 제1도전형의 소오스/드레인이 형성되어 제1도전형의 모스트랜지스터가 형성되고, 상기 제2도전형 모스트랜지스터의 소오스/드레인과 제1도전형 모스트랜지스터의 소오스/드레인이 연결된 CMOS 인버터 구조.
- 제1도전형의 기판에 필드영역과 액티브영역을 한정하고 액티브영역상에 게이트를 형성하는 공정과, 게이트 양측하부에 제2도전형의 소오스/드레인을 형성하여 제2도전형의 모스트랜지스터를 형성하는 공정과, 전표면에 격리용 절연막을 증착하고 상기 제2도전형 모스트랜지스터의 드레인 콘택홀을 형성하는 공정과, 드레인 콘택홀에 전도체층을 형성하고 평탄화하여 상기 제2도전형 모스트랜지스터의 게이트 표면까지 에치백하여 게이트 산화막을 형성하는 공정과, 상기 전도체층위의 게이트 산화막을 제거하고 제2도전형으로 도핑된 폴리실리콘을 전도층에 연결되게 증착하는 공정과, 증착된 폴리실리콘의 채널영역을 한정하고 제2도전형 모스트랜지스터의 소오스/드레인과 연결되게 제1도전형의 소오스/드레인을 형성하여 게이트를 공유한 제1도전형의 모스트랜지스터를 형성하고, 금속전극을 형성하는 공정으로 이루어짐을 특징으로 하는 CMOS 인버터 제조방법.
- 제1항 또는 제2항에 있어서, 전도체층은 실리사이드를 이용함을 특징으로 하는 CMOS인버터 구조 및 제조방법.
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1991
- 1991-11-14 KR KR1019910020284A patent/KR100192470B1/ko not_active IP Right Cessation
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