JPS6058500B2 - Access control method - Google Patents

Description

【発明の詳細な説明】 本発明はアクセス制御方式に関し、特に複数のベクト
ルデータが格納されているメモリにアクセス回数を減少
して効率よくアクセスするようにしたベクトル処理装置
におけるアクセス制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an access control method, and more particularly to an access control method for a vector processing device that efficiently accesses a memory storing a plurality of vector data by reducing the number of accesses. be.

ベクトル演算を行なう場合、第１図に示す如く、通常
はベクトル演算に必要なベクトルデータａＯ、ａｌ・・
・ａｎは比較的アクセスの遅いメモリ１に格納されてい
る。When performing vector calculations, as shown in Figure 1, vector data aO, al...
-an is stored in memory 1, which is relatively slow to access.

演算器がメモリから直接これらのベクトルデータを順次
読出して演算を行うとすればその演算速度が遅くなる。
それ故、高速にアクセスできるベクトルレジスタ２を設
け、このベクトルレジスタに上記ベクトルデータａ。９
ａｌ、ａ２、・・・ａｎをあらかじめ読出しておき、こ
のベクトルレジスタ２にセットされたベクトルデータａ
Ｏ、ａ、、ａ２・・・ ａｎを使用してベクトル演算が
行なわれている。If the arithmetic unit sequentially reads these vector data directly from the memory and performs the calculation, the calculation speed will be slow.
Therefore, a vector register 2 that can be accessed at high speed is provided, and the vector data a is stored in this vector register. 9
al, a2, . . . an are read out in advance, and the vector data a set in this vector register 2 is
Vector operations are performed using O, a, , a2, . . . an.

この場合、第２図に示す如く、ベクトルレジスタ２お
よび演算器８等を具備するベクトル処理装置３、メモリ
制御装置４、中央処理装置５、メモリ１等でベクトル処
理システムを構成する。In this case, as shown in FIG. 2, a vector processing system is constituted by a vector processing device 3 including a vector register 2, an arithmetic unit 8, etc., a memory control device 4, a central processing unit 5, a memory 1, etc.

ベクトル処理装置３には、上記の各部の外に命令制御部
７、アクセス制御部６等が設けられている。そしてメモ
リ１に格納されたベクトルデータａ。、ａｌ・・・ ａ
ｎを読出すために、ベクトルデータ〜の格納されている
アドレスＬＡと、ベクトルデータａ。、ａ、・・・ａｎ
の各データ間がどれだけ離れて格納されているかを示す
要素間距離Ｄおよび演算に必要なベクトルデータの数つ
まり要素数ＶＬが命令制御部７で認識され、アクセス制
御部６に伝達される。これにもとずき、アクセス制御部
６はメモリ制御装置４を経由してメモリ１にアクセスを
行ない、かくして読出したベクトルデータａ。、ａ、・
・・ ａｎをベクトルレジスタ２にセットする。そして
これらのベクトルデータａ。、ａ、・・・ａｎにもとず
き演算器８で所望の演算を行なうことができる。しかる
にベクトル演算を行なう場合、要素間距離Ｄ＝０のベク
トルデータを読出して演算を行なうような場合、つまり
上記例ではベクトルデータ％のみを一方のデータとして
ベクトル演算を行なうようなことがある。しかしながら
従来では、このような場合でも、必要とする要素数ＶＬ
の回数だけ、メモリ１に対してアクセスを行ない、同一
のベクトルデータもを読出し、これをベクトルレジスタ
２にセットする必要がある。したがつて本発明では上記
のように要素間距離がＯのベクトルデータを読出す場合
、最初だけメモリをアクセスしてそのベクトルデータを
読出し、あとはメモリにアクセスすることなくこの読出
したベクトルデータを必要とする要素数だけベクトルレ
ジスタにセットするようにしたアクセス制御方式を提供
することを目的とするものであつて、このために本発明
におけるアクセス制御方式では、メモリに格納されたベ
クトル・データを要素間距離Ｄと先頭エレメントのアド
レスＬＡと要素数ＶＬとにより、順次エレメントのアド
レスを計算しつつ順次ベクトルデータをアクセスするベ
クトル処理装置において、要素間距離Ｄ＝０を検出する
手段およびベクトルデータ保持手段を設け、データのロ
ードにおいて、要素間距離Ｄ＝０を検出した場合は、最
初のアクセスによるデータを少なくともＶＬで示される
要素数分、前記ベクトルデータ保持手段により保持し、
メモリをアクセスすることなく、該ベクトルデータ保持
手段からデータを供給することを特徴とする。The vector processing device 3 is provided with an instruction control section 7, an access control section 6, etc. in addition to the above-mentioned sections. And vector data a stored in memory 1. , al... a
In order to read n, address LA where vector data ~ is stored and vector data a. ,a,...an
The inter-element distance D indicating how far apart each piece of data is stored and the number of vector data required for the calculation, that is, the number of elements VL, are recognized by the instruction control unit 7 and transmitted to the access control unit 6. Based on this, the access control section 6 accesses the memory 1 via the memory control device 4, and reads out the vector data a. ,a,・
... Set an to vector register 2. And these vector data a. , a, . . . an, the arithmetic unit 8 can perform desired calculations. However, when performing a vector operation, there are cases where vector data with an inter-element distance D=0 is read and the operation is performed, that is, in the above example, the vector operation is performed using only the vector data % as one of the data. However, conventionally, even in such a case, the required number of elements VL
It is necessary to access the memory 1 a number of times, read out the same vector data, and set it in the vector register 2. Therefore, in the present invention, when reading vector data with an inter-element distance of O as described above, the memory is first accessed to read the vector data, and then the read vector data is read without accessing the memory. The purpose of the present invention is to provide an access control method that sets the required number of elements in a vector register. Means for detecting inter-element distance D=0 and vector data storage in a vector processing device that sequentially accesses vector data while sequentially calculating addresses of elements based on inter-element distance D, address LA of the first element, and number of elements VL means is provided, and when an inter-element distance D=0 is detected during data loading, the vector data holding means holds at least as much data as the number of elements indicated by VL at the first access;
The present invention is characterized in that data is supplied from the vector data holding means without accessing the memory.

以下本発明の一実施例を第３図および第４図にもとづ゛
き説明する。An embodiment of the present invention will be described below with reference to FIGS. 3 and 4.

第３図は本発明の一実施例構成であつてアクセス制御部
内に設けられるものであり、第４図はその動作状態を説
明するタイムチャートである。FIG. 3 shows the configuration of an embodiment of the present invention, which is provided in the access control section, and FIG. 4 is a time chart illustrating its operating state.

図中、９は論理アドレスレジスタ、１０はディスタンス
レジスタ、１１はアドレス演算部、１２はアドレス変換
部、１３はアドレス出力レジスタ、１４は０検出回路、
１５はリクエスト発生回路、１６はデータ受付制御部、
１７はデータ受付・部、１８はデータ送出レジスタであ
る。論理アドレスレジスタ９は、メモＩ川に格納された
例えばベクトルデータもの論理アドレスがセットされる
レジスタである。In the figure, 9 is a logical address register, 10 is a distance register, 11 is an address calculation section, 12 is an address conversion section, 13 is an address output register, 14 is a 0 detection circuit,
15 is a request generation circuit, 16 is a data reception control unit,
17 is a data reception section, and 18 is a data transmission register. The logical address register 9 is a register in which the logical address of, for example, vector data stored in the memo I river is set.

ディスタンスレジスタ１０は要素間距離がセットされる
レジスタである。アドレス演算部１１は、論理アドレス
レジスタ９にセットされた論理アドレスとディスタンス
レジスタ１０にセットされた要素間距離にもとづきベク
トルデータの論理アドレスを演算する回路である。アド
レス変換部１２は論理アドレスからメモリの実アドレス
へ変換するものであり、例えば、あらかじめ作られた変
換テーブルにより高速にアトｌレス変換される。The distance register 10 is a register in which the distance between elements is set. The address calculation unit 11 is a circuit that calculates a logical address of vector data based on the logical address set in the logical address register 9 and the inter-element distance set in the distance register 10. The address conversion unit 12 converts logical addresses into real addresses in memory, and performs address conversion at high speed using, for example, a conversion table created in advance.

０検出回路１４は要素間距離Ｄが０であることを検出す
るものである。The 0 detection circuit 14 detects that the inter-element distance D is 0.

リクエスト発生回路１５はメモリ制御装置４に対するア
クセス要求信号を発生するものであり、通常要素間距離
が０でない場合には、連続的にこのアクセス要求信号を
発生する。要素間距離が０の場合は最初のデータものア
クセス要求信号のみ発生する。データ受付制御部１６は
要素間距離が０の場合にメモリ制御装置４からデータ受
付部１７に送出された１個のベクトルデータを、要素数
だけベクトルレジスタ２に送出するように制御するもの
である。いま、ベクトル演算を実行するため、命令制御
部７においてベクトル命令を認識したとする。The request generation circuit 15 generates an access request signal to the memory control device 4, and normally generates this access request signal continuously when the distance between elements is not 0. If the inter-element distance is 0, only the first data access request signal is generated. The data reception control unit 16 controls so that one piece of vector data sent from the memory control device 4 to the data reception unit 17 when the distance between elements is 0 is sent to the vector register 2 by the number of elements. . Now, assume that the instruction control unit 7 recognizes a vector instruction in order to execute a vector operation.

命令制御部７は、第４図のサイクルタイムＴ。において
、起動信号、論理アドレス（ＬＡ）、要素間距離Ｄおよ
び要素数ＶＬをアクセス制御部に伝達する。このとき、
論理アドレスＬＡおよび要素間距離Ｄはそれぞれ論理ア
ドレスレジスタ９およびディスタンスレジスタ１０にセ
ットされる。そしてサイクルタイムＴ１においてこれら
にもとづきアドレス演算部１１は第二番目のデータのア
ドレス演算を行なつて、その演算の結果得られた論理ア
ドレスＬＡ２″を論理アドレスレジスタ９にセットする
。またサイクルタイムＴ１においては、第一番目のデー
タの論理アドレスが論理アドレスレジスタ９にセットさ
れている。そして論理アドレスレジスタにセットされて
いるアドレスＬＡｌ″にもとづきアドレス変換部１２に
より得られたメモリの実アドレスＰＡｌをアドレス出力
レジスタ１３にセットし、これによりメモリから必要と
するベクトルデータを読出す。しかしながら上記要素間
距離Ｄが０の場合には、サイクルタイムＴ１にて０検出
回路１４によりこれが検出され、リクエスト発生回路１
５に対してアクセスすべきベクトルデータは要素間距離
が０であること、つまり同一のベクトルデータであるこ
とが報告される。The instruction control unit 7 has a cycle time T shown in FIG. , the activation signal, logical address (LA), inter-element distance D, and number of elements VL are transmitted to the access control unit. At this time,
Logical address LA and inter-element distance D are set in logical address register 9 and distance register 10, respectively. Then, at cycle time T1, the address calculation unit 11 performs address calculation of the second data based on these, and sets the logical address LA2'' obtained as a result of the calculation in the logical address register 9. Also, at cycle time T1 In , the logical address of the first data is set in the logical address register 9. Then, the real address PAl of the memory obtained by the address converter 12 is calculated based on the address LA1'' set in the logical address register. The address output register 13 is set to read the required vector data from the memory. However, if the inter-element distance D is 0, this is detected by the 0 detection circuit 14 at cycle time T1, and the request generation circuit 1
It is reported that the inter-element distance of the vector data to be accessed for No. 5 is 0, that is, they are the same vector data.

リクエスト発生回路１５には、サイクルタイムＴ１にて
起動信号および要素数が伝達されており、この要素数が
リクエスト発生回路１５に一時的に保持される。そして
サイクルタイムＴ２にてアドレス変換部１２からメモｌ
川に対する実アドレスＰＡｌが出力されてアドレス出力
レジスタ１３にセットされ、これがメモリ制御装置４に
送出されるときに同時にリクエスト発生回路１５からメ
モリ制御装置４にアクセス要求信号ＲＱが伝達される。
このとき、要素間距離が０のため、アクセス要求信号Ｒ
Ｑは一回のみ発生する。そして上記アクセス要求にもと
ずきメモリ１から読出されたベクトルデータは、例えば
サイクルタイムＴ８において、メモリ制御装置４からデ
ータ送出信号とともにアクセス制御部に送出される。The activation signal and the number of elements are transmitted to the request generation circuit 15 at cycle time T1, and this number of elements is temporarily held in the request generation circuit 15. Then, at cycle time T2, the address converter 12 sends the memory l.
The real address PAl for the river is output and set in the address output register 13, and when this is sent to the memory control device 4, an access request signal RQ is simultaneously transmitted from the request generation circuit 15 to the memory control device 4.
At this time, since the distance between elements is 0, the access request signal R
Q occurs only once. Then, the vector data read from the memory 1 based on the access request is sent from the memory control device 4 to the access control unit together with a data sending signal at cycle time T8, for example.

このとき、該ベクトルデータはデータ受付部１７に伝達
されてこれに一時保持され、データ送出信号はデータ受
付制御部１６に伝達されることになる。そしてサイクル
タイムＴ９で上記ベクトルデータはデータ受付部１７で
保持されたままデータ送出レジスタ１８に伝達される。
このときデータ受付制御部１６にはベクトルレジスタに
セットすべき要素数を要素間距離がＯであることが伝達
されているので、データ受付部１７に保持されたベクト
ルデータを、サイクルタイムＴ９以降、要素数と等しい
回数だけデータ送出レジスタ１８に伝達するような制御
が行なわれるので、サイクルタイムＴ，Ｏ以降に同一の
ベクトルデータがベクトルレジスタに対し必要とする要
素数だけ伝達されて、これに格納されることになる。し
たがつて本発明によれば、要素間距離Ｄが０ｐ場合、つ
まりベクトルレジスタにセットされるベクトルデータが
同一データの場合には、アクセス要求は１回だけ行なつ
てベクトルデータを読出し、そのベクトルデータをベク
トル処理装置内で必要とする要素数だけベクトルレジス
タにセットするようにしたので、余分のアクセス要求を
メモリに対して行なわずにすむことになる。At this time, the vector data is transmitted to the data reception section 17 and temporarily held therein, and the data sending signal is transmitted to the data reception control section 16. Then, at cycle time T9, the vector data is transmitted to the data sending register 18 while being held in the data receiving section 17.
At this time, the data reception control unit 16 is informed that the number of elements to be set in the vector register is O, so the vector data held in the data reception unit 17 is transferred from cycle time T9 onwards. Since control is performed to transmit the data to the data sending register 18 a number of times equal to the number of elements, after cycle time T, O, the same vector data is transmitted to the vector register by the required number of elements, and is stored in this. will be done. Therefore, according to the present invention, when the inter-element distance D is 0p, that is, when the vector data set in the vector registers are the same data, an access request is made only once, the vector data is read, and the vector Since data is set in the vector register by the number of elements required within the vector processing device, there is no need to make extra access requests to the memory.

その結果従来のように要素間距離が０の場合、つまり同
一のベクトルデータを読出す場合でも必要とする要素数
と同一回数だけメモリの同アドレスに対してアクセス要
求を行なわなければならなかつたものに比較して、アク
セス要求数が大幅に減少するとともにメモリの同一アド
レスにアクセスしないためデータ処理速度を速くするこ
とができる。また他装置からのアクセス要求に対するメ
モリビジイ率を低減させることができる。なお、上記説
明ではベクトルレジスタを用いて説明したが、これにと
られれるものではなく、データのアクセスにあたつて、
要素間距離Ｄによつてデータをアクセスし、演算器に順
次直接供給する構成になつていても同様である。As a result, unlike in the past, when the distance between elements is 0, that is, even when reading the same vector data, access requests must be made to the same address in memory the same number of times as the number of elements required. Compared to the above, the number of access requests is greatly reduced, and the data processing speed can be increased because the same memory address is not accessed. Furthermore, it is possible to reduce the memory busy rate in response to access requests from other devices. Note that although the above explanation uses vector registers, this is not to be taken into consideration; when accessing data,
The same applies even if the data is accessed based on the inter-element distance D and is sequentially directly supplied to the arithmetic unit.

次にデータのストアについて考えてみると、要素間距離
Ｄ＝０の場合は、要素数■Ｌのデータを同じ番地へスト
アするということであり、従つて一番最後のエレメント
についてのみメモリをアクセスし、ストアを実行すれば
よい。Next, thinking about data storage, if the inter-element distance D = 0, it means that data with the number of elements L is stored at the same address, and therefore memory is accessed only for the last element. and then execute the store.

ロードの場合の第３図と同様の構成が考えられ、リクエ
スト発生回路１５では、メモリへのアクセスが出ること
なく、要素数分の制御が行なわれる。A configuration similar to that shown in FIG. 3 for loading can be considered, and the request generating circuit 15 performs control for the number of elements without accessing the memory.

アドレスは要素間距離Ｄ＝０なので変わらない。最後の
エレメントのときにのみアクセス要求が１回でる。スト
アデータはデータ受付部１７に対応するデータ送出部（
図示せず）により最後のエレメントのデータがＭＣＵへ
送出される。以上説明した様に、本発明によりアクセス
系の処理能力が向上する。The address does not change because the distance between elements D=0. One access request is issued only for the last element. The store data is stored in the data sending unit (
(not shown) sends the data of the last element to the MCU. As explained above, the present invention improves the processing capacity of the access system.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はメモリに格納されたベクトルデータお”よびこ
のベクトルデータがベクトルレジスタにセットされたと
きの説明図、第２図はベクトル演算装置の説明図、第３
図は本発明の一実施例構成図、第４図はその動作説明図
てある。 図中、１はメモリ、２はベクトルレジスタ、３はベクト
ル処理装置、４はメモリ制御装置、５は中央処理装置、
６はアクセス制御部、７は命令制御部、８は演算器、９
は論理アドレスレジスタ、１０はディスタンスレジスタ
、１１はアドレス演算部、１２はアドレス変換部、１３
はアドレス出・力レジスタ、１４はＯ検出回路、１５は
リクエスト発生回路、１６はデータ受付制御部、１７は
データ受付部、１８はデータ送出レジスタをそれぞれ示
す。Fig. 1 is an explanatory diagram of vector data stored in memory and when this vector data is set in a vector register, Fig. 2 is an explanatory diagram of a vector calculation device, and Fig. 3 is an explanatory diagram of vector data stored in memory and when this vector data is set in a vector register.
The figure is a block diagram of one embodiment of the present invention, and FIG. 4 is a diagram explaining its operation. In the figure, 1 is a memory, 2 is a vector register, 3 is a vector processing device, 4 is a memory control device, 5 is a central processing unit,
6 is an access control unit, 7 is an instruction control unit, 8 is an arithmetic unit, 9
is a logical address register, 10 is a distance register, 11 is an address calculation section, 12 is an address translation section, 13
14 is an address output/output register, 14 is an O detection circuit, 15 is a request generation circuit, 16 is a data reception control section, 17 is a data reception section, and 18 is a data transmission register.

Claims (1)

【特許請求の範囲】 １ メモリに格納されたベクトル・データを要素間距離
Ｄと先頭エレメントのアドレスＬＡと要素数ＶＬとによ
り、順次エレメントのアドレスを計算しつつ順次ベクト
ルデータをアクセスするベクトル処理装置において、要
素間距離Ｄ＝０を検出する手段およびベクトルデータ保
持手段を設け、データのロードにおいて、要素間距離Ｄ
＝０を検出した場合は、最初のアクセスによるデータを
少なくともＶＬで示される要素数分、前記ベクトルデー
タ保持手段により保持し、メモリをアクセスすることな
く、該ベクトルデータ保持手段からデータを供給するこ
とを特徴とするアクセス制御方式。 ２ データのストアにおいて、要素間距離Ｄ＝０を検出
した場合はメモリをアクセスすることなく要素数の制御
のみを実行し、要素数ＶＬに相当する最後のエレメント
についてのみメモリをアクセスすることを特徴とする特
許請求の範囲第１項記載のアクセス制御方式。[Claims] 1. A vector processing device that sequentially accesses vector data while sequentially calculating the addresses of elements using the inter-element distance D, the address LA of the first element, and the number of elements VL for vector data stored in a memory. , a means for detecting the inter-element distance D=0 and a vector data holding means are provided, and when loading data, the inter-element distance D=0 is provided.
If =0 is detected, the vector data holding means holds at least the number of elements indicated by VL of the data resulting from the first access, and the data is supplied from the vector data holding means without accessing the memory. An access control method characterized by: 2. When storing data, if an inter-element distance D=0 is detected, only the number of elements is controlled without accessing the memory, and the memory is accessed only for the last element corresponding to the number of elements VL. An access control method according to claim 1.