JPS62206632A - Control system for main storage device - Google Patents

Abstract

PURPOSE:To shorten the access time of a main memory by holding previously the contents of the continuous addresses of the main memory in a data address. CONSTITUTION:When a memory reference type signal FC is outputted from a processor 100, a decoder decides the instruction fetch and outputs an instruction fetch signal I. A control circuit 108 decides that the signal I is the first one and selects an address signal A1 through a selector 105 to output the memory address signal MA to a main memory 101 and also to initialize the signal A1 to an instruction address counter 103. The read data read out of the memory 101 is not held by a data register 106 and supplied to the processor 100. The counter 103 is counted up by 1 concurrently with a reading action and the selector 105 selects an address signal A2 and reads the data on the next data from the memory 101 to hold it by the register 106. Then the signal A1 is compared with the signal A2 by an address comparator 104 with the 2nd instruction fetch. The contents of the register 106 are supplied to the processor 100 by the coincidence signal.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は主記憶装置制御方式に係シ、特にノロセッサか
ら命令フェッチが出力されたとき、主記憶装置のアクセ
スタイムを短縮するのに好適な記憶装置制御方式に関す
るつ 〔発明の背景〕 主Ｓｄ憶装置へのアクセスタイムを短縮する方式として
、例えば特開昭５９−１７７７８２−１＋公報の背景説
明に示されているようにバッファメモリ（キャッジ島メ
モリ）ｔ−使用するものが知られている。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a main memory control method, and in particular to a memory suitable for shortening the access time of the main memory when an instruction fetch is output from a processor. Regarding device control system [Background of the invention] As a system for shortening the access time to the main SD storage device, for example, as shown in the background explanation of Japanese Patent Application Laid-Open No. 59-177782-1+, a buffer memory (cage island memory) is used. ) t - known to use.

しかし、上記のバッファメモリを用いる方法は、バッフ
アメそりに対する主記憶装置からのブロックリード、あ
る−は主ｈｄｔａ装置に書込むスワッグアウト時の待合
せ時間のため、バッファメモリにロードされたデータが
１回のみしか使用されない場合、あるいは一部分のみか
使用されない場合にはあまり有効であるとは言えない。However, in the method using the buffer memory described above, the data loaded into the buffer memory is loaded only once because of the waiting time during block reading from the main memory for the buffer memory and swag out when writing to the main HDTA device. It cannot be said to be very effective if only a portion or only a portion thereof is used.

また、上記のスワッグアウト時の待合せ時間を短縮する
ため、上記公報に示されるように、・ぐラフアメモリの
インターリーグ等の工夫がなされているが、何れにして
も高速のバッファメモリとバッファメモリ内に必要デー
タが有るかどうかの判定回路とノクツファリグレース回
路等の設置が必要であシ、金物量が増大し、制御も複雑
となるため、特に小規模システムにおいては経済的に採
用が困難である。In addition, in order to shorten the waiting time at the time of swag-out, as shown in the above-mentioned publication, measures have been taken such as interleaving graph memory, but in any case, high-speed buffer memory and buffer memory internal It is necessary to install a judgment circuit to determine whether the necessary data exists or not, and a no-cuts fall grace circuit, etc., which increases the amount of hardware and makes control complicated, making it economically difficult to adopt, especially in small-scale systems. It is.

〔発明の目的〕[Purpose of the invention]

本発明は上記した従来技術の問題点に鑑みなされたもの
で、アドレスが連続する確率が大である命令フェッチサ
イクルのみ主記憶装置の先行読み出しを行なうことによ
り、上記問題点を解決し、主記憶装置のアクセスタイム
を短縮できる主記憶装置制御方式を提供することを目的
としているう〔発明の概要〕 本発明の主記憶装置制御方式は、ノロセッサからのアク
セスにより主記憶装置からデータを読出すものであシ、
特にノロセッサからのアクセスが命令フェッチであるか
否かを判定する第１の手段と、上記第１の手段が命令７
エツチと判定したとき、上記アクセスのアドレス信号に
基づいて、次の命令フェッチ用のアドレス信号を作成す
る第２の手段と、上記命令フェッチ用のアドレス信号を
用いて次の命令７エツチを先行読出して保持する第３の
手段と、ノロセッサからのアクセスが上記先行読出しさ
れた命令７エツチ用のアドレス信号と同一か否かを判定
し、同一のときには上記第３の手段に保持されたデータ
を出力させる第４の手段とを備えていることを特徴とし
ている。The present invention has been made in view of the problems of the prior art described above, and solves the above problems by pre-reading the main memory only in instruction fetch cycles in which there is a high probability that addresses will be consecutive. [Summary of the Invention] The main memory control method of the present invention reads data from the main memory by access from a processor. Adashi,
In particular, a first means for determining whether or not an access from a processor is an instruction fetch;
When it is determined to be an etch, a second means creates an address signal for fetching the next instruction based on the address signal of the access, and pre-reads the next 7 instructions using the address signal for fetching the instruction. It is determined whether the third means for holding the data and the access from the processor are the same as the address signal for the previously read instruction 7 etching, and if they are the same, the data held in the third means is outputted. The present invention is characterized by comprising a fourth means for causing.

〔発明の実施例〕[Embodiments of the invention]

以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。Hereinafter, the present invention will be explained in more detail with reference to embodiments shown in the accompanying drawings.

第１図は本発明の一実施例を示すブロック図である。同
図において、１００はプロセッサ、１０１は主記憶装置
、１０２はプロセッサからのメモリ参照種別を示すメモ
リ信号ＦＣをデコードし、命令フェッチであればメモリ
参照が命令フェッチであることを示す命令フェッチ指示
信号Ｉを出力するデコーダである。また、１０３は命令
フェッチ用のメモリアドレスを先行読み出しするための
命令アドレスカウンタ９，１０４はプロセッサｌＯＯよ
シ出力されるアドレス信号Ａを命令アドレスカウンタ１
０３の出力と比較するためのアドレス比較器、１０５は
ノロセッサ１００から出力されるアドレス信号ＡＩ又は
命令アドレスカウンタ１０３の出力であるアドレス信号
Ａ２何れかを選択して主記憶装置１０１ヘメモリアドレ
ス信号ＭＡを送出するためのアドレスセレクタである。FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, 100 is a processor, 101 is a main storage device, and 102 is an instruction fetch instruction signal that decodes a memory signal FC indicating the type of memory reference from the processor, and if it is an instruction fetch, the instruction fetch instruction signal indicates that the memory reference is an instruction fetch. This is a decoder that outputs I. Further, 103 is an instruction address counter 9 for pre-reading a memory address for instruction fetch, and 104 is an instruction address counter 1 which receives an address signal A output from the processor 1OO.
An address comparator 105 for comparing with the output of 03 selects either the address signal AI output from the processor 100 or the address signal A2 output from the instruction address counter 103 and outputs the memory address signal MA to the main memory 101. This is an address selector for sending.

また、１０６は主記憶装置から読み出した読出データＭ
Ｄが命令フェッチのデータであれば該データを一時記憶
しておくための一一タレジスタ、１０７はノロセッサ１
００に主記憶装置１０１より出力された読出データＭＤ
を出力するか又はデータレノスタ１０６に一時記憶され
たデータを出力するかを選択するためのデータセレクタ
である。１０８は制御回路であシ、プロセッサ１００か
ら出力されるアシレスストローブ信号Ａｓとアドレス比
較器１０４の出力信号と主記憶装置からのメモリーータ
アクルッジ信号ＭＡＣＫとデコーダ１０２から出力され
る命令フェッチ指示信号■に基づいて、メモリアドレス
ストローブ信号Ａｓとデータアクルッジ信号ＤＴＡＣＫ
とアドレスセレクタ１０５の制御信号と一一タレジスタ
１０６０制御信号とデータレジスタ１０７０制御信号と
命令アドレスセクタ１０３の制御信号とを、それぞれ作
成して出力する。Further, 106 is read data M read from the main storage device.
If D is instruction fetch data, a data register for temporarily storing the data; 107 is a processor 1;
Read data MD output from the main storage device 101 at 00
This is a data selector for selecting whether to output the data or the data temporarily stored in the data recorder 106. Reference numeral 108 denotes a control circuit, which outputs an acyl strobe signal As output from the processor 100, an output signal from the address comparator 104, a memorandum acknowledge signal MACK from the main memory, and an instruction fetch instruction output from the decoder 102. Based on signal ■, memory address strobe signal As and data acknowledgment signal DTACK
, a control signal for the address selector 105 , a control signal for the data register 1060 , a control signal for the data register 1070 , and a control signal for the instruction address sector 103 are respectively generated and output.

以上の構成において、プロセッサ１００から出力される
アドレスストローブ信号Ａｓは、プロセッサ１００から
出力されるアドレス信号Ａ１が有効であることを示す信
号である。同じく、制御回路１０８から出力されるメモ
リアドレスストロ−！信号ＭＡＳは、セレクタ１０５か
ら出力されるメモリアドレス信号ＭＡが有効であること
を示す信号であシ、また主記憶装置１０１から出力され
るメモリデータアクノーレッジ信号ＭＡＣＫは、読出デ
ータＭＤが有効であることを示す信号である。また、制
御回路１０８から出力されるデータアクノーレッジ信号
ＤＴＡＣＫは、データＤが有効であることを示す信号で
ある。In the above configuration, the address strobe signal As output from the processor 100 is a signal indicating that the address signal A1 output from the processor 100 is valid. Similarly, the memory address STRO! output from the control circuit 108! The signal MAS is a signal indicating that the memory address signal MA output from the selector 105 is valid, and the memory data acknowledge signal MACK output from the main storage device 101 is a signal indicating that the read data MD is valid. This is a signal indicating that Further, the data acknowledge signal DTACK output from the control circuit 108 is a signal indicating that the data D is valid.

次に、第１図に示す実施例の動作の概略について説明す
る。先ず、！ロセッサ１００からメモリ参照種別信号Ｆ
Ｃが出力され、デコーダ１０２が命令フェッチと判定し
て命令７工ツチ指示信号Ｉを出力したとする。制御回路
ｉｏａは上記命令フェッチ指示信号工が初めてのもので
あると判定し、そのときプロセッサ１００から出力され
ているアドレス信゛号Ａ１をセレクタ１０５で選択し、
主記憶装置１０１ヘメモリアドレス信号ＭＡとして出力
する。これと同時Ｋ、制御回路１０８はアドレス信号Ａ
Ｉを命令アドレスカウンタ１０３に初期設定する。また
、主記憶装置１０１からメモリアドレス信号ＭＡによっ
て読出された読出データは、制御回路１０８の指示によ
り、データレジスタ１０６　Ｋ保持されることなく、デ
ータセレクタ１０７を介してデータＤとしてプロセッサ
１００に入力される。上記読出動作と同時に、制御回路
１０８は命令アドレスカウンタ１０３を１だけカウント
アツプさせる。次に、制御回路１０８は、セレクタ１０
５を用いて、アドレス信号Ａ２をメモリアドレス信号Ｍ
Ａとして選択する。従って、主記憶装置１０１は、最初
の命令フェッチによりて読出された次のアドレスのデー
タを読出データＭＤとして出力する。この様にして読出
された読出データＭＤは、制御回路１０８の指示により
、データレジスタ１０６に一時保持される。そして、２
番目の命令フェッチが出力され、プロセッサ１００から
出力されるアドレス信号ＡＩと命令アドレスカウンタ１
０３の出力するアドレス信号Ａ２との一致がアドレス比
較器１０４で検出されたとき、制御回路１０８はデータ
レジスタ１０６の内容をセレクタ１０７を介して、デー
タＤとしてプロセッサ１００に出力させる。！ロセッサ
１００が２番目の命令フェッチを出力しなかった場合に
は、アドレス比較器１０４は不一致を検出する。これＫ
よりて、制御回路１０Ｂはセレクタ１０５１ｃメモリア
ドレス信号ＭＡとしてアドレス信号ＡＩを選択させ、そ
のときの主記憶装置１０１からの読出データＭＤがデー
タセレクタ１０７を介してプロセッサ１００に入力され
る。Next, an outline of the operation of the embodiment shown in FIG. 1 will be explained. First of all! Memory reference type signal F from processor 100
Suppose that C is output, the decoder 102 determines that an instruction is to be fetched, and outputs an instruction 7-process instruction signal I. The control circuit IOA determines that the instruction fetch instruction signal is the first one, selects the address signal A1 output from the processor 100 at that time using the selector 105,
It is output to the main memory device 101 as a memory address signal MA. At the same time, the control circuit 108 outputs an address signal A.
I is initialized in the instruction address counter 103. Further, the read data read from the main memory device 101 by the memory address signal MA is inputted to the processor 100 as data D via the data selector 107 without being held in the data register 106 K according to an instruction from the control circuit 108. Ru. Simultaneously with the above read operation, the control circuit 108 increments the instruction address counter 103 by one. Next, the control circuit 108 controls the selector 10
5 to convert the address signal A2 to the memory address signal M
Select as A. Therefore, the main memory device 101 outputs the data at the next address read by the first instruction fetch as read data MD. The read data MD read out in this manner is temporarily held in the data register 106 according to instructions from the control circuit 108. And 2
The address signal AI output from the processor 100 and the instruction address counter 1 when the th instruction fetch is output.
When the address comparator 104 detects a match with the address signal A2 output from the data register 03, the control circuit 108 outputs the contents of the data register 106 as data D to the processor 100 via the selector 107. ! If processor 100 does not output the second instruction fetch, address comparator 104 detects a mismatch. This is K
Therefore, control circuit 10B selects address signal AI as selector 1051c memory address signal MA, and read data MD from main memory device 101 at that time is input to processor 100 via data selector 107.

以後、同様の動作がくシ返し実行される。Thereafter, similar operations are repeated over and over again.

上記した様に、第１図に示す実施例によれば、最初の命
令フェッチがデコーダ１０２によりて検出され、主記憶
装置１０１から読出データＭＤがプロセッサ１００に出
力されると、２番目の命令フェッチの読出データが直ち
にデータレジスタ１０６に保持される。そして、２番目
の命令フェッチが出力されたことを、アドレス比較器１
０４の一致信号により検出すると、上記データレジスタ
１０６の内容が直ちにプロセッサ１００　Ｋ入力される
。これによって、アクセスタイムの短縮を図っている。As described above, according to the embodiment shown in FIG. The read data is immediately held in the data register 106. Then, the address comparator 1 indicates that the second instruction fetch has been output.
04, the contents of the data register 106 are immediately input to the processor 100K. This aims to shorten access time.

ここで、主記憶装置１０１の連続したアドレスの内容を
データレジスタ１０６に前もって保持させるのは、命令
フェッチが主記憶装置１０１の連続したアドレスに格納
されているためである。Here, the reason why the data register 106 holds the contents of consecutive addresses in the main memory 101 in advance is because the instruction fetch is stored in consecutive addresses in the main memory 101.

次に、第２図を用いて、最初の命令フェッチが出力され
た場合、即ちデータレジスタ１０６に先行読出しされた
データが存在しない場合の動作について詳細に説明する
。第２図においてＣＬＫはプロセッサＺｏｏの制御クロ
ックであシ上部に示すＯ〜７の数字は制御のステートを
示し、Ｗはメモリの応答待のためプロセッサ１００がウ
ェイト状態にあることを示す。また、第２図において、
ＤＲＥＧはデータレジスタ１０６に一時記憶されたデー
タであシ、アドレス信号Ａ１及びメモリアドレス信号Ｍ
Ａ中のａｌ　、　　ａｌ＋１．　ａｌ＋２は命令フェッ
チサイクルのアドレス、アドレスｂはオ（ランドフェッ
チサイクルのアドレスである。また、読出データＭＤ。Next, with reference to FIG. 2, the operation when the first instruction fetch is output, that is, when there is no pre-read data in the data register 106, will be described in detail. In FIG. 2, CLK is the control clock for the processor Zoo, and the numbers O to 7 shown above indicate the control states, and W indicates that the processor 100 is in a wait state as it waits for a response from the memory. Also, in Figure 2,
DREG is data temporarily stored in the data register 106, address signal A1 and memory address signal M.
al in A, al+1. al+2 is the address of the instruction fetch cycle, and address b is the address of the land fetch cycle. Also, read data MD.

データＤ、データＤＲＥＧ中の（ａｌ）、　（ａｌ＋１
）。Data D, (al) in data DREG, (al+1
).

（ａｌ＋２）、　（ｂ）は、アドレスａｌ、　ａｌ＋１
．　ａｌ＋２．　ｂに対応したデータである。また、第
２図中のＴ２は、主記憶装置１０１のアクセスタイムで
ある。その他の記号については上述した通シである。プ
ロセッサ１００が主記憶装置１０１よシアドレス＆ｌを
読出して命令フェッチを行なう場合、プロセッサ１００
はステー）０でメモリ参照種別信号ＦＣとして命令フェ
ッチを示すデータを出力する。デコーダ１０２は、該デ
ータを判別し制御回路１０８に命令フェッチ指示信号工
を出力する。ステート１において、プロセッサ１００よ
〕アドレス信号Ａ１としてアドレスａ１が出力されると
該アドレスａ１は命令アドレスカウンタ１０３の出力で
あるアドレス信号Ａ２とアドレス比較器１０４により比
較されるが、この場合先行読み出しされたデータが無い
ので比較結果は不一致であシ、この結果は制御回路１０
８に報告される。次（、ステート２においてアげレスス
トローブ信号Ａｓが出力され、制御回路１０８が受信す
ると、制御回路ｉｏｓは以上の条件よシ、セレクタ１０
５によりアドレスａｌを選択し、同時にメモリアドレス
ストロ−！信号ＭＡＳを主記憶装置１０１へ送出する。(al+2), (b) is address al, al+1
．． al+2. This is data corresponding to b. Further, T2 in FIG. 2 is the access time of the main storage device 101. Other symbols are the same as described above. When the processor 100 reads the sear address &l from the main memory 101 and performs an instruction fetch, the processor 100
(stay) 0, outputs data indicating instruction fetch as the memory reference type signal FC. The decoder 102 determines the data and outputs an instruction fetch instruction signal to the control circuit 108. In state 1, when the processor 100 outputs the address a1 as the address signal A1, the address a1 is compared with the address signal A2, which is the output of the instruction address counter 103, by the address comparator 104. In this case, pre-reading is performed. Since there is no data, the comparison result is inconsistent, and this result is the control circuit 10.
Reported on 8th. Next (in state 2, when the control circuit 108 receives the control circuit 108, the control circuit ios outputs the control circuit 108)
5 selects address al, and at the same time memory address STRO! The signal MAS is sent to the main storage device 101.

主記憶装置１０１は、メモリアドレスストローブ信号Ｍ
ＡＳを受信すると、メモリアクセスタイムＴ２経過後読
出データＭＤとメモリデータアクルッジ信号ＭＡＣＫを
返送する。データセレクタ１０７は、この間に制御回路
１０８によりデータレジスタ１０６の出力を選択する様
に設定されている。又、制御回路１０ｇは、メモリデー
タアクルッノ信号ＭＡＣＫを受信すると、！ロセッサ１
００Ｋ対してデータアクルッゾ信号ＤＴＡＣＫを返送す
る。この間に制御回路１０８は、命令アドレスカウンタ
１０３にアドレス信号Ａ、１の内容であるアドレスａｌ
をロードする。The main memory device 101 receives a memory address strobe signal M
When AS is received, read data MD and memory data acknowledge signal MACK are returned after memory access time T2 has elapsed. The data selector 107 is set to select the output of the data register 106 by the control circuit 108 during this time. Moreover, when the control circuit 10g receives the memory data acknowledgment signal MACK,! Losessor 1
A data accruzzo signal DTACK is returned to 00K. During this period, the control circuit 108 inputs the address al, which is the content of the address signal A, 1, to the instruction address counter 103.
Load.

上記の動作によりアｒレスａ１の命令フェッチは終了す
るが、制御回路１０ｇはメモリアドレスストローブ信号
ＭＡＳをネｒ−ト後、命令アシレスカウンタ１０３をイ
ンクリメントし、アドレスａ＋１　トｆる。そして、制
御回路１０８は、命令アドレスカウンタ１０３の出力で
あるアドレス信号Ａ２（アドレスａ　＋　１）を選択し
てメモリアドレス信号ＭＡとして出力し、同時にメモリ
アドレスストローブ信号ＭＡＳを再び送出して、２誉目
の命令フェッチのアドレスの先行読出しを行ない、メモ
リアクセスタイムで２経過後データレジスタ１０６の内
容をリグレースする。The above operation completes the instruction fetch for address a1, but after nerting the memory address strobe signal MAS, the control circuit 10g increments the instruction assist counter 103 and increments address a+1. Then, the control circuit 108 selects the address signal A2 (address a + 1) that is the output of the instruction address counter 103 and outputs it as the memory address signal MA, and at the same time sends out the memory address strobe signal MAS again, so that the second address The address of the second instruction fetch is read in advance, and the contents of the data register 106 are re-grased after two memory access times have elapsed.

上述した動作において、主記憶装置１０１のアドレス凰
１を命令フェッチのために読出す場合は、第２図に示す
様に、！ロセッサ１００が時期するサイクル数は３サイ
クルとなる。In the above-described operation, when reading address 1 of the main memory device 101 for fetching an instruction, as shown in FIG. The number of cycles performed by the processor 100 is three.

しかし、次にアドレスａ１＋１を命令フェッチのために
読出す場合は、プロセッサ１００よシのアクセスに先行
してアドレス＆１＋１の読出動作を開始しているため、
第２図に示すように、プロセッサ１００のウェイトサイ
クル数は１サイクルで命令フェッチ動作を終了出来る。However, when address a1+1 is next read for instruction fetch, the read operation of address &1+1 is started prior to the access by the processor 100.
As shown in FIG. 2, the processor 100 can complete the instruction fetch operation in one wait cycle.

次に、上記したアドレスａｌ＋１の内容を読み出してデ
ータレジスタ１０６に一時記憶した後、制御回路１０８
の制御により、上記一時記憶したデータをプロセッサＺ
ｏｏに出力したのと同様にして、アト°レスａｌ＋２の
先行読み出しを行なう。アドレスａｌ＋２の読出しの次
に、アドレスｂをオペランドフェッチのため読出す場合
は、プロセッサ１００からのアクセスはアドレスａｌ＋
２の読出動作が終了し、データレジスタ１（１６に一時
記憶されるまでの間待ち合せとなシ、！ロセッサ１００
のウェイトサイクル数は第２図に示すように５サイクル
でオ（ランドフェッチ動作を終了することとなる。オペ
ランドフェッチのための読出し時には、デコーダ１０５
の出力である命令フェッチ指示信号！は出力されず、制
御回路１０８は命令フェッチサイクルでないことを識別
して、主記憶１ＡｆＩＬｌＯ１からの読出データＭＤを
データレジスタ１０６に一時記憶せず、データセレクタ
１０７はメモリデータＭＤ側に選択される。又、命令フ
ェッチサイクルで行なりたように、先行読み出し動作は
行なわない。Next, after reading the contents of the address al+1 mentioned above and temporarily storing them in the data register 106, the control circuit 108
Under the control of processor Z, the temporarily stored data is transferred to processor Z.
Preliminary reading of address al+2 is performed in the same manner as output to oo. When reading address b for operand fetching after reading address al+2, the access from processor 100 is to address al+2.
2 is completed and the data is temporarily stored in register 1 (16).
The number of wait cycles is 5 as shown in FIG.
The instruction fetch instruction signal that is the output of! is not output, control circuit 108 identifies that it is not an instruction fetch cycle, does not temporarily store read data MD from main memory 1AfILlO1 in data register 106, and data selector 107 selects the memory data MD side. Also, no pre-read operation is performed as in the instruction fetch cycle.

次に、上記した実施例の効果を認識するために、従来の
主記憶装置制御方式について説明する。第１図において
、従来装置では、プロセッサ１００と主記憶装置１０１
は直接接続され、構成要素１０２〜１０８は存在しない
。従って、メモリ参照種別信号ＦＣは使用されず、アド
レスメロープ信号Ａｓはメモリアドレスストロ−！信号
ＭＡＳとデータアクノーレッジ信号ＤＴＡＣＫはメモリ
データアクノーレッジ信号ＭＡＣＫとアドレス信号ＡＩ
はメモリアドレス信号ＭＡと、データＤは読出データＭ
Ｄと同一になる。第４図は、上記した従来装置の動作を
示すタイムチャートであシ、同図を用いて従来装置の動
作について説明する。プロセッサ１００により主記憶装
置１０１のアドレス＆ｌを読出す場合、ステート１でア
ドレスａ１を出力し、ステート２でアドレスストローブ
信号Ａｓを出力し、主記憶装置１０１からの応答を待つ
。アドレスストローブ信号Ａｓの出力からＴ２時間後に
、主記憶装置１０１よシデータアクルッジ信号ＤＴＡＣ
Ｋが返送された場合は、プロセッサ１００は３サイクル
のウェイトの後ステート５でデータアクルッゾ信号ＤＴ
ＡＣＫを認識し、データＤを取シ込み、ステート６．７
で内部処理を行なりた後１本動作を終了する。続いてア
ドレスａｌ＋１．ｂをリードする場合は、上記と同様の
動作をくり返す。第４図においてＴ２は主記憶装置１０
１のアクセスタイムであり、ＴＩはサイクルタイムであ
り、Ｔ３はデータＤをレジスタ等に一時記憶しておけば
主記憶装置１０１のアクセスに利用可能な時間である。Next, in order to appreciate the effects of the above-described embodiment, a conventional main storage device control system will be explained. In FIG. 1, the conventional device includes a processor 100 and a main storage device 101.
are directly connected and components 102-108 are not present. Therefore, the memory reference type signal FC is not used, and the address melope signal As is the memory address straw! Signal MAS and data acknowledge signal DTACK are memory data acknowledge signal MACK and address signal AI.
is the memory address signal MA, and data D is the read data M.
It becomes the same as D. FIG. 4 is a time chart showing the operation of the conventional device described above, and the operation of the conventional device will be explained using this diagram. When the processor 100 reads address &l of the main memory device 101, it outputs the address a1 in state 1, outputs the address strobe signal As in state 2, and waits for a response from the main memory device 101. After T2 hours from the output of the address strobe signal As, the data access signal DTAC is output from the main memory 101.
If K is returned, the processor 100 returns the data accruzzo signal DT in state 5 after three cycles of wait.
Recognizes ACK, receives data D, and returns to state 6.7.
After performing internal processing, one operation is completed. Next, address al+1. When reading b, repeat the same operation as above. In FIG. 4, T2 is the main storage device 10.
1 is the access time, TI is the cycle time, and T3 is the time that can be used to access the main memory device 101 if the data D is temporarily stored in a register or the like.

次に第２図と第４図を用いて、本実施例の効果について
説明する。第２図と第４図から明らかな様に、データレ
ジスタ１０６　Ｋ先行読出しされたデータＤＲＥＧが存
在せず、かつアドレスａｌ、　　ａｌ＋１を命令フェッ
チのために読出し、次にアト０レスｂをオペランドフェ
ッチのために読出す場合、第２図と第４図の両方共ウェ
イトサイクル数は９サイクルとなシ、上記３回の主記憶
装置１０１のリードサイクルでは優劣はない。しかし、
本発明を適用した場合は、次の命令フェッチ用アドレス
が先行読み出し済となっておシ、次の命令フェッチサイ
クルが短縮可能になる効果がある。Next, the effects of this embodiment will be explained using FIGS. 2 and 4. As is clear from FIGS. 2 and 4, there is no pre-read data DREG in the data register 106K, and addresses al and al+1 are read for instruction fetch, and then address 0 address b is read for operand fetch. When reading data for this purpose, the number of wait cycles in both FIGS. 2 and 4 is nine cycles, and there is no difference between the three read cycles of the main storage device 101 described above. but,
When the present invention is applied, the address for the next instruction fetch is pre-read, and the next instruction fetch cycle can be shortened.

次Ｋ、第１図及び第３図を用いて、データレジスタ１０
６に先行読み出しされたデータＤＲＥＧが存在する場合
の動作を説明する。主記憶装置１０１のアドレスａ１＋
２を命令フェッチのために読出す場合、プロセッサ１０
０よシアクセスが開始されるとデコーダ１０２よシ命令
フェッチ指示信号Ｉが出力される。このとき、命令アド
レスカウンタ１０３の値はａ１＋２であるので、アドレ
ス比較器１０４はアドレス信号ＡＩ、Ａ２を受けて比較
結果一致の信号を出力する。又、制御回路１０Ｂは、命
令アドレスカウンタ１０３の示すアドレスは既に読み出
し済でデータレジスタ１０６に一時記憶済であることを
認識しているので、ｆロセッサ１００よシアドレススト
ローブ信号Ａｓを受信するとデータセレクタ１０７によ
りデータレジスタ１０６の出力を選択し、データアクル
ッゾ信号ＤＴＡＣＫを直ちにプロセッサ１００に返送す
る。又、同時に命令アドレスカウンタ１０３をインクリ
メントし、アドレスａｌ＋３を主記憶装置１０１よシ先
行読み出しする動作を開始する。上記命令フェッチサイ
クルでは、メモリアクセスタイムは見かけ上はとんどＯ
となるため、プロセッサのウェイトサイクル数はＯとな
る。次にメモリアドレスｂのオペランドフェッチ用のリ
ードアクセスがありた場合、第３図に示すように、先行
読み出しが終了していないための待合せがあるため、プ
ロセッサ１００のウェイトサイクル数は４サイクルとな
る。Next, using Figures 1 and 3, data register 10
The operation when there is data DREG pre-read in No. 6 will be explained. Address a1+ of main storage device 101
2 for instruction fetch, the processor 10
When access to 0 is started, the decoder 102 outputs an instruction fetch instruction signal I. At this time, since the value of the instruction address counter 103 is a1+2, the address comparator 104 receives the address signals AI and A2 and outputs a signal indicating that the comparison result matches. Furthermore, since the control circuit 10B recognizes that the address indicated by the instruction address counter 103 has already been read and temporarily stored in the data register 106, when the f-processor 100 receives the sear address strobe signal As, the data selector 107 selects the output of the data register 106 and immediately returns the data accruzzo signal DTACK to the processor 100. At the same time, the instruction address counter 103 is incremented and the operation of pre-reading address al+3 from the main memory 101 is started. In the above instruction fetch cycle, the memory access time appears to be almost O.
Therefore, the number of wait cycles of the processor is O. Next, when there is a read access for fetching the operand of memory address b, the number of wait cycles of the processor 100 is 4 cycles because there is a waiting period because the pre-reading is not completed, as shown in FIG. .

以上本実施例によれば、第３図に示すように、命令フェ
ッチ−オペランドフェッチ（又は書込）−命令フェッチ
のメモリアクセスタイムーが続くものと仮定し、且つ命
令フェッチのアドレスが連続している場合、プロセッサ
のウェイトサイクル数を６サイクルから４サイクルに低
減する効果がある。As described above, according to this embodiment, as shown in FIG. 3, it is assumed that instruction fetch - operand fetch (or write) - memory access time of instruction fetch continues, and the addresses of instruction fetch are consecutive. In this case, there is an effect of reducing the number of wait cycles of the processor from 6 cycles to 4 cycles.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、主記憶装置から命令フェッチ用のアド
レスを先行読み出しすることにより、主記憶装置のアク
セスタイムを短縮できるので、情報処理装置の処理能力
を向上させることができるという効果がある。According to the present invention, the access time of the main memory can be shortened by pre-reading the address for instruction fetch from the main memory, thereby improving the processing performance of the information processing device.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図、第２図と
第３図は第１図に示す実施例の動作を説明するためのタ
イムチャート、第４図は従来の主記憶制御装置の動作を
説明するためのタイムチャートである。 Ｚｏｏ・・・ゾロセッサ、１０１・・・主記憶装置、１
０２・・・デコーダ、１０３・・・命令アドレスカウン
タ、１０４・・・アドレス比較器、１０５・・・セレク
タ、１０６・・・データレジスタ、１０７・・・−一タ
セレクタ、１０８・・・制御回路。 代理人　弁理士　秋　本　正　実 第１図 第３図 ＴＡＣＫFIG. 1 is a block diagram showing an embodiment of the present invention, FIGS. 2 and 3 are time charts for explaining the operation of the embodiment shown in FIG. 1, and FIG. 4 is a conventional main memory control device. FIG. 2 is a time chart for explaining the operation of FIG. Zoo... Zorosessa, 101... Main memory device, 1
02...decoder, 103...instruction address counter, 104...address comparator, 105...selector, 106...data register, 107...-data selector, 108...control circuit. Agent Patent Attorney Tadashi Akimoto Figure 1 Figure 3 TACK

Claims (1)

【特許請求の範囲】[Claims] １、プロセッサからのアクセスにより主記憶装置からデ
ータを読出す主記憶装置制御方式において、プロセッサ
からのアクセスが命令フェッチであるか否かを判定する
第１の手段と、上記第１の手段が命令フェッチと判定し
たとき、上記アクセスのアドレス信号に基づいて次の命
令フェッチ用のアドレス信号を作成する第２の手段と、
上記次の命令フェッチ用のアドレス信号を用いて次の命
令フェッチを先行読出して保持する第３の手段と、プロ
セッサからのアクセスが上記先行読出しされた命令フェ
ッチ用のアドレス信号と同一か否かを判定し、同一のと
きには上記第３の手段に保持されたデータを出力させる
第４の手段とを備えていることを特徴とする主記憶装置
制御方式。1. In a main memory control system in which data is read from the main memory by access from a processor, a first means for determining whether the access from the processor is an instruction fetch; a second means for creating an address signal for the next instruction fetch based on the address signal of the access when it is determined to be a fetch;
a third means for pre-reading and holding the next instruction fetch using the address signal for the next instruction fetch; and a third means for pre-reading and holding the next instruction fetch using the address signal for the pre-read instruction fetch; and fourth means for making a determination and outputting the data held in the third means when the data is the same.