JPH01315858A - Data transfer control method and device - Google Patents
Data transfer control method and deviceInfo
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- JPH01315858A JPH01315858A JP14768488A JP14768488A JPH01315858A JP H01315858 A JPH01315858 A JP H01315858A JP 14768488 A JP14768488 A JP 14768488A JP 14768488 A JP14768488 A JP 14768488A JP H01315858 A JPH01315858 A JP H01315858A
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Landscapes
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Abstract
Description
１産業上の利用分野】
本発明は、電子計算機のＤＭＡ （ダイレクトメモリア
クセス）方式に係り、特に、ＤＭＡ実行時のチャネル装
置による主メモリの占有時間を短縮するために好適なデ
ータ転送制御方法および装置に関する。
［従来の技術１
従来、ＤＭＡ転送は、データの所定のブロックを単位と
して行われることが多い、しかし、チャネル装置にバー
スト転送の機能がないかぎり、従来のデータ転送装置で
は、−度のリードアクセス要求に対して当該データを転
送するだけのものであった。そのため、チャネル装置お
よび主メモリのアクセス時間は、ブロック転送であって
も相当に長いものとなっていた。
これに対し、特開昭６１−２４６８５８号公報に記載さ
れているように、チャネル毎にバッファ装置を設け、チ
ャネル装置に主メモリからデータを取込む前に、見掛は
上、あたかもデータが転送されてきたかのような状態を
つくり１次のアクセス要求を早めに発行させ、主メモリ
からのデータフェッチとチャネル装置からのアクセス要
求とを並行して行う技術があった。1. Field of Industrial Application The present invention relates to a DMA (direct memory access) system for electronic computers, and in particular, to a data transfer control method and method suitable for shortening the time that a channel device occupies main memory during DMA execution. Regarding equipment. [Conventional technology 1] Conventionally, DMA transfer is often performed in units of predetermined blocks of data. However, unless the channel device has a burst transfer function, conventional data transfer devices require -degree read access. It simply transferred the data in response to a request. Therefore, the access time for the channel device and main memory is quite long even for block transfer. On the other hand, as described in Japanese Patent Application Laid-Open No. 61-246858, a buffer device is provided for each channel, and before the data is loaded from the main memory into the channel device, the data is transferred as if it were transferred. There is a technique that creates a state in which it seems as if the data has been used, issues the primary access request early, and performs data fetch from the main memory and access request from the channel device in parallel.
上記［１的を達成するために、本発明者等は、ＤＭＡが
ブロックを単位として実行されることが多いことを利用
し、−度のリードアクセス要求で、予め次にアクセスさ
れる可箋性の高い当該アクセスアドレスの周囲のアドレ
スのデータを取込んで格納しておくことに想到した。
すなわち、本発明によるデータ転送制御方法は、それぞ
れプロセッサバスに接続された中央処理装置および主メ
モリと、システムバスに接続された１個以上のチャネル
装置を有するシステムにおいて該各チャネル装置と前記
主メモリとの間でＤＭＡ転送を行うデータ転送制御方法
であって、前記プロセッサバスと前記システムバスとの
間に各チャネルごとにバッファメモリを設け、前記チャ
ネル装置から前記主メモリへのソートアクセス要求に応
じた前記主メモリのワードアクセスに伴い、当該アクセ
スアドレス付近の連続した＃ｉ数のアドレスのデータを
前記バッファメモリに転送しておき、前記チャネル装置
から前記主メモリへの次回のリードアクセス要求に対し
、当該アクセスアドレスのデータが前記バッファメモリ
内に記憶されているか否かを判定し、該判定の結果、前
記バッファメモリ内に記ｔ口されていることが判明した
場合には、前記バッファメモリがら当該アクセスアドレ
スのデータを当該チャネル装置に転送することを特徴と
するものである。
また、この方法を実施するためのデータ転送制御装置は
、それぞれプロセッサバスに接続さゎた中央処理装置お
よび主メモリと、システムバスに接続された１個以上の
チャネル装置を有するシステムにおいて該各チャネル装
置と前記主メモリとの間でＤＭＡ転送を行うデータ転送
制御装置てあって、前記プロセッサバスと前記システム
バスとの間に設けた各チャネルごとのバッファメモリと
、前記チャネル装置から前記主メモリへのリードアクセ
ス要求のアクセスアドレス付近の連続したアドレスのデ
ータをｍ記バッファメモリに転送する第１転送手段と、
前記バッファメモリから当該データを当該チャネル装置
に転送する第２転送手段とを備えたことを特徴とするも
のである。
前記第１転送手段は、例えば、前記チャネル装置から前
記主メモリへのリードアクセス要求に応して前記主メモ
リをリードアクセスした場合に、該アクセスアドレスの
データな昌該チャネル装置に直接転送するとともに、該
アクセスアドレス付近の連続したアドレスのデータを前
記バッファメモリに転送する。
前記データ転送制御装置において、さらに、前記バッフ
ァメモリに記憶したデータの前記主メモリ上のアドレス
を記憶するアドレス記憶手段と、前記チャネル装置から
前記主メモリへのリードアクセス要求時に、当該アクセ
ス要求アドレスと前記アドレス記憶手段に記憶されたア
ドレスとの一致不一致を判定する一致判定手段とを設け
、該−致判定手段の判定の結果に応じて前記第２転送手
段か前記バッファメモリから当該チャネル装置へのデー
タ転送を行うようにすることができる。
ＤＭＡがその開始から終了まで必ず連続したアドレスを
アクセスするようなインタフェースか採用されている場
合には、前記第２転送手段に、前記バッファメモリに対
して次にＤＭＡリードアクセスか行われたときに転送さ
れるべきデータが記憶された前記バッファメモリのアド
レスを指示するポインタを設け、該ポインタの示すアド
レスのデータを当該チャネル装置へ転送するようにする
こともてきる。
前記バッファメモリまたは前記アドレス記憶手段に、前
記バッファメモリに記憶された各データか有効であるか
否かを示す有効ビットをも記憶させるようにして、該有
効ビットに応じて前記第２転送ｒ段かデータ転送を行う
か否かを判断するようにしてもよい。
前記主メモリとしては、連続したアドレスのデータを高
速に転送する高速転送手段を有するメモリを採用し、前
記第１転送手段は、該高速転送手段により前記主メモリ
から前記バッファメモリへのデータ転送を行うようにす
ることが好ましい。
なお、ＤＭＡ転送にサイクルスチール転送を採用した場
合にも、本発明は適用てきる。また１本発明のデータ転
送制御装置は、バッファメモリを含めてｌチウプのＬＳ
Ｉとして集積化することも可能である。
１作用】
本発明の好ましい態様の作用を説明する。
いずれかのチャネル装置から主メモリのリードアクセス
要求があったとき、前記第１転送手段か、アクセス要求
のあったアドレスのデータを直接当該チャネル装置に転
送するとともに、これに伴って当該アクセスアドレスの
周囲のアドレスのデータを、当該チャネルに対応するバ
ッファメモリに取込む。同時に、それぞれのデータか格
納されていた主メモリ上のアドレスを前記アドレス記憶
手段に格納し、また、対応する有効ビット（へリッドビ
ット）をセットする。次に、同一のチャネル装置からリ
ードアクセス要求かあった場合、当該アドレスのデータ
か既にバッファメモリ内に格納したデータであるか否か
を前記一致判定手段により判定し、一致が確認され、か
つ前記有効ビットがセットされていれば、主メモリをア
クセスすることなく、バッファメモリから当該チャネル
装置へ必要なデータを転送するように動作する。
このため、主メモリとＣＰＵとが接続されているプロセ
ッサバスなアクセスする回数が減少し。
バス占有制御に要する時間が全体として短縮される。ま
た、バッファメモリへの転送に主メモリの高速アクセス
モードを利用すれば、主メモリのアクセスの際のアドレ
スの切換に要していた時間を短縮できる。
本発明によれば、このようにして、主メモリ、さらには
プロセッサバスな、各々のチャネル装置か占有している
時間を短縮することができる。
］実施例】
以下１図面を参照しながら、本発明の実施例について詳
細に説明する。
まず、第１図に、本発明によるデータ転送装置を用いた
システムのブロック図を示す。このシステムでは、主メ
モリ（ＭＳ）１１５と中央処理装置（ＣＰＵ）２０１と
がプロセッサバス２０４に接続され、他方、複数のチャ
ネル装置ｉ！１ｌ１４−１〜１１４−ｎがシステムバス
１１９に接続され、両ハスの間に木発ＩＮｊのデータ転
送制御装置１０１か位置している。
データ転送制御装置１０１は、バッファメモリ１０５と
、第１転送手段を構成する主メモリアクセス回路ｌｌｌ
と、第２転送手段を構成するバッファ出力回路１１２と
、セレクタ（ＳＥＬ）１１３と、アドレス一致判定手段
を構成する判定回路２０２とからなる。
第１図のシステムの動作を説明する。
任意のチャネル装置からのリードアクセス要求に対して
、対応するデータかバッファメモリ１０５内に格納法か
否かを判定回路２０２が判定し、格納されていなければ
、主メモリアクセス回路１１１を起動し、格納されてい
ればバッファ出力回路１１２を起動する。
主メモリアクセス回路１１１はプロセッサバス２０４の
獲得要求を発し、獲得後、当該アクセスアドレスのデー
タ１１６を、セレクタ１１３を通じてシステムバス２０
５上にデータ１１９として送出する。続くアクセスのデ
ータをバッファメモリ１０５にバースト転送により格納
する。
バッファ出力回路１１２が起動された場合は、プロセッ
サバス２０４の獲得要求は発生せず、ＣＰＵ２０１がプ
ロセッサバス２０４のバスマスタとして主メモリ１１５
を占有し続ける。チャネル装置から要求されたデータは
バッファメモリ１０５より読出され、セレクタ１１３を
通じてデータ１１９としてシステムバス２０５上に出力
される。
第２図に、第１図に示したデータ転送制御装置１０１の
具体的な実施例を示す。同図において、第１図と同一の
構成要素および信号線には同一の参照符号を付しである
。
第２図において、バッファメモリ１０５は、チャネル対
応に１０５−１から１０５−ｎまで設けられ、各バッフ
ァメモリの大きさは、ここでは４段である。これらはス
タチックＲＡＭにより構成される。また、本実施例では
バリッド（Ｖ）ビットおよびアドレスアレイ１０４をチ
ャネル対応に１０４−１から１０４−ｎまで有する。こ
れはレジスタ群により構成、される９その他、データ転
送制御装置１０１は、デマルチプレクサ（ＤＭＰＸ）１
０２．１０３．セレクタ１．０６．１０７、コンパレー
タ（ＣＭＰ） １０ ａ、゛？ンドゲート１０９、イ
ンへ−夕１１０、−Ｌメ（：リアクセス回路１１１、バ
・ソ”７ア出力回路１１２、レジスタ１２１． イン
クリメン８／１２２、セレクタ１２４を有４−ろ６コン
パレータ１０８は、アドレス一致判定手段を構成する。
また、セレクタ１２４、レジスタ１２１およびインクリ
メンタ１２２は、主メモリアクセス回路１１１とともに
第１転送手段を構成する。
なお、第２図ては便宜上、複数のチャネル装置な中−の
ブロック１１４て示している。
第２図装置の動作を説明する。
いま、チャネル装置１１４からリードアクセスのＤＭＡ
か要求されたとする。レジスタｎ１０４中のＶビットは
初めすべて０に設定されており、アン１くゲート１０９
はネゲートされるので、インバータ１１０を通じｔメモ
リアクセス回路１１１を起動する。同時にセレクタ１１
３はハス１１６を選択する。にれにより、］］■−メモ
リ１１へのり−ｌ〜アクセスか行われ、リートデータ１
１６かセレクタ１１３を通じてチャネル装置ｌ １４に
送出される６またアクセスアドレス１１７かセレクタ１
２４を介１ノてレジスタ１２１に格納される２この値は
インクリメンタ１２２を通り、現在アクセス中のアドレ
スの次のアドレスを生威し、デマルチプレクサ１０２に
より対応チャネルの゛ア１−レスアレイ１０４に格納さ
れ、同時にそのｖビットに“ｌ ”が立てられる。さら
に、このアドレスをもって主メモリ１１５かアクセスさ
れ、そのデータかデマルチプレクサ１０３により対応チ
ャネルのバッファメモリ１０５へ送出される。この格納
か終ｒすると、主メモリアクセス回路１１１はセレクタ
１２４を操作し、インクリメンタ１２２の出力１２３を
セレクタ１２４を介してレジスタ１２１にラッチさせる
。この結果、当初のアクセスアドレスの次のアドレスの
更に次のアドレスが生成され、このアドレスは、デマル
チプレクサ１０２を通し、アドレスアレイ１０４の対応
チャネルのアレイの第２段に格納され、そのＶビットに
１°′か立てられる。このアドレスのデータもＪＥメモ
リ１１５からリードされ、バ・ンファメモリ１０５に格
納される。同様の動作か第３．第４段［１に対して繰り
返される。
主メモリ１１５をアクセスするためのプロセッサバスの
占有制御は、この間、最初の一度だけ行い、データの先
取り分のアクセスは、獲得した主メモリ１１５のアクセ
ス権を開放せずに連続して行う。また、主メモリ１１５
には、アクセスアドレスを固定したままて、４つの連続
するアドレスのデータをフェッチできるバースト転送モ
ードがあるものを採用し、バッファメモリへのデータ転
送にはこの高速転送モードを用いる。
同一のチャネル装置から次のＤＭＡのリードアクセス要
求が発生したとき、アドレスアレイ１０４から対応チャ
ネルのＶビットかセレクタ１０６を通じて、また、アド
レスかセレクタ１０７を通じてそれぞれ読出される。こ
のアドレスは、コンパレータ１０８を介してアクセス要
求のあったアドレス１１７と一致するか否かが判定され
る。この一致１４定は４段のアドレスアレイについて並
列に行われる。これらの一致信号とＶビットとがアンド
ゲート１０９に入力される。アクセスアドレスと一致す
るアドレスか存在し、かつそのＶビットが１であれば、
アンドゲート１０９かアサートされ、バッファ出力回路
１１２が起動される。同時にセレクタ１１３はバッファ
メモリ１０５の出力１２０を選択する。このとき、主メ
モリアクセス回路ｌｌｌは起動されないので、主メモリ
１１５へのアクセスは行われない、アドレスアレイ１０
４のＶビットは、当該チャネルからのＤＭＡ終了信号（
ＥＯＰ）または当該アドレスへのライトアクセスをもっ
てクリアされる。
本実施例によれば、バッファメモリ１０５か各チャネル
に対して４段ずつ用意されているので、プロセッサバス
２０４の占有制御の回数は４分の１に減少する。また、
高速転送モードにより主メモリ１１５からデータをフェ
ッチすれば、ＤＭＡによるプロセッサバス２０４の占有
時間はさらに短縮される。
第３図に、本発明の第２実施例の構成を示す。
この実施例では、ＤＭＡは連続したアドレスでアクセス
を行うインタフェースとしている。そのため、第１実施
例に示したようなアドレスアレイを設けず、チャネル対
応のバッファメモリ３０１−１〜３０１−ｎ中で次にア
クセスされるべきデータの格納されている位置を示すポ
インタ３０３−１〜３０３−ｎを設けている。図では、
バッファメモリが各チャネルごとに４段ずつ設けられて
いるので、ポインタは２ビツトとなる。
次に、第３図装置の動作を説明する。
まず、バッファメモリにデータが格納されていないとき
は、第１実施例と同様、バースト転送により主メモリ１
１５からバッファメモリ３０１中の当該チャネルに対応
したメモリにデータか送られ、また、チャネル装置１１
４に、当該アクセスアドレスのデータが送られる。次の
リードアクセス要求があったとき、当該チャネルに対応
するポインタ３０３の値から、対応のＶビットか読出さ
れる。本実施例の場合、Ｖビットは、各段で変更判定す
る必要はないので、レジスタではなく。
データと同様スタティックＲＡＭで構成されている。た
だし、ポインタ３０３はレジスタで構成する。読出され
たＶビットには、先のアクセスて” １”立てられてい
るので、バッファ出力回路１１２の働きにより、バ・シ
フアメモリ３０１内のデータがチャネル装２１ｉｔ４に
出力される。同時に、ポインタ３０３の値のうちセレク
タ３０７により当該チャネルのものが選択され、インク
リメンタ３０８を通り、デマルチプレクサ３０４により
元のポインタにインクリメントした値が格納される。ま
た、当該Ｖビットがクリアされる。Ｖビットか４段すべ
てについて“０°゛になったときに次のリードアクセス
要求が発生すれば、再び。
バースト転送により主メモリ１１５からバッファメモリ
３０１への取込みか行われる。同様の動作か緑り返され
、最後に転送終了信号（ＥＯＰ） ３０９かチャネル装
置１１４から送出されたとき、リセット回路３０６がデ
マルチプレクサ３０５により当該チャネルのバッファメ
モリに働き、ポインタとＶビットとをクリアする。
前記第１実施例では、ＤＭＡに、連続したアドレスでア
クセスするというインタフェースを設定する必要がなく
、広範なチャネル装置に本発明が適用できるという効果
がある。
前記第２実施例では、アドレスアレイにあたるレジスタ
群を必要としないので、少ないハードウェア量で本発明
を実施できるという効果がある。In order to achieve the above [Objective 1], the present inventors took advantage of the fact that DMA is often executed in blocks, and developed a system that allows the next access to be performed in advance with - degree read access requests. We came up with the idea of capturing and storing data from addresses surrounding the access address with a high access address. That is, the data transfer control method according to the present invention provides a method for controlling each channel device and the main memory in a system having a central processing unit and a main memory each connected to a processor bus, and one or more channel devices connected to a system bus. A data transfer control method for performing DMA transfer between the processor bus and the system bus, the method comprising providing a buffer memory for each channel between the processor bus and the system bus, and responding to a sort access request from the channel device to the main memory. In response to the word access of the main memory, the data of consecutive #i addresses near the access address is transferred to the buffer memory, and in response to the next read access request from the channel device to the main memory. , determines whether or not the data at the access address is stored in the buffer memory, and if it is determined that the data is stored in the buffer memory, the data is deleted from the buffer memory. The feature is that the data of the access address is transferred to the channel device. Further, a data transfer control device for carrying out this method may be used in a system having a central processing unit and a main memory each connected to a processor bus, and one or more channel devices connected to a system bus. a data transfer control device that performs DMA transfer between the device and the main memory; the device includes a buffer memory for each channel provided between the processor bus and the system bus; and a data transfer control device for transferring data from the channel device to the main memory. a first transfer means for transferring data at consecutive addresses near the access address of the read access request to the m buffer memory;
and a second transfer means for transferring the data from the buffer memory to the channel device. For example, when the main memory is read accessed in response to a read access request from the channel device to the main memory, the first transfer means directly transfers the data at the access address to the channel device. , transfers data at consecutive addresses near the access address to the buffer memory. The data transfer control device further includes address storage means for storing an address on the main memory of the data stored in the buffer memory, and an address storage means for storing an address on the main memory of the data stored in the buffer memory; a match determining means for determining whether the address matches or does not match the address stored in the address storage means; and depending on the result of the determination by the match determining means, the second transfer means or the buffer memory transfers data from the buffer memory to the channel device. Data transfer can be performed. If an interface is adopted in which DMA always accesses consecutive addresses from the start to the end, the second transfer means has the following information: when the next DMA read access is made to the buffer memory. It is also possible to provide a pointer that indicates the address of the buffer memory where data to be transferred is stored, and to transfer the data at the address indicated by the pointer to the channel device. The buffer memory or the address storage means may also store a valid bit indicating whether each data stored in the buffer memory is valid, and the second transfer stage r may be transferred according to the valid bit. Alternatively, it may be determined whether or not data transfer is to be performed. As the main memory, a memory having a high-speed transfer means for transferring data at consecutive addresses at high speed is adopted, and the first transfer means transfers data from the main memory to the buffer memory using the high-speed transfer means. It is preferable to do so. Note that the present invention can also be applied when cycle steal transfer is adopted for DMA transfer. In addition, the data transfer control device of the present invention has a 1-chip LS including a buffer memory.
It is also possible to integrate it as I. 1 Effect] The effect of a preferred embodiment of the present invention will be explained. When there is a main memory read access request from any channel device, the first transfer means directly transfers the data at the address requested for access to the channel device, and also Data at surrounding addresses is taken into the buffer memory corresponding to the channel. At the same time, the address on the main memory where each data was stored is stored in the address storage means, and the corresponding valid bit (herid bit) is set. Next, when there is a read access request from the same channel device, the coincidence determining means determines whether the data at the address is data already stored in the buffer memory, and if a match is confirmed and the If the valid bit is set, the necessary data is transferred from the buffer memory to the channel device without accessing the main memory. Therefore, the number of accesses to the processor bus connecting the main memory and the CPU is reduced. The time required for bus occupancy control is reduced overall. Furthermore, if the high-speed access mode of the main memory is used for transfer to the buffer memory, the time required to switch addresses when accessing the main memory can be reduced. According to the invention, it is thus possible to reduce the time occupied by each channel device in the main memory and also in the processor bus. Embodiment] An embodiment of the present invention will be described in detail below with reference to one drawing. First, FIG. 1 shows a block diagram of a system using a data transfer device according to the present invention. In this system, a main memory (MS) 115 and a central processing unit (CPU) 201 are connected to a processor bus 204, while a plurality of channel devices i! 114-1 to 114-n are connected to the system bus 119, and the data transfer control device 101 of the tree INj is located between both lotuses. The data transfer control device 101 includes a buffer memory 105 and a main memory access circuit llll constituting the first transfer means.
, a buffer output circuit 112 constituting a second transfer means, a selector (SEL) 113, and a determination circuit 202 constituting an address coincidence determination means. The operation of the system shown in FIG. 1 will be explained. In response to a read access request from any channel device, the determination circuit 202 determines whether or not the corresponding data is stored in the buffer memory 105. If the data is not stored, the main memory access circuit 111 is activated; If stored, the buffer output circuit 112 is activated. The main memory access circuit 111 issues a request for acquisition of the processor bus 204, and after acquisition, the data 116 at the access address is transferred to the system bus 204 through the selector 113.
5 as data 119. Data for subsequent accesses is stored in the buffer memory 105 by burst transfer. When the buffer output circuit 112 is activated, no acquisition request for the processor bus 204 occurs, and the CPU 201 uses the main memory 115 as the bus master of the processor bus 204.
continue to occupy. Data requested by the channel device is read from the buffer memory 105 and output as data 119 onto the system bus 205 through the selector 113. FIG. 2 shows a specific embodiment of the data transfer control device 101 shown in FIG. 1. In this figure, the same components and signal lines as in FIG. 1 are given the same reference numerals. In FIG. 2, buffer memories 105 are provided corresponding to channels from 105-1 to 105-n, and the size of each buffer memory is four stages here. These are constituted by static RAM. Further, in this embodiment, valid (V) bit and address arrays 104 are provided corresponding to channels from 104-1 to 104-n. This is constituted by a group of registers 9 In addition, the data transfer control device 101 includes a demultiplexer (DMPX) 1
02.103. Selector 1.06.107, comparator (CMP) 10 a, ゛? The comparator 108 has an increment 8/122 and a selector 124. The selector 124, the register 121, and the incrementer 122 constitute the first transfer means together with the main memory access circuit 111. For convenience, FIG. The block 114 of FIG.
Suppose that a request is made. All V bits in register n104 are initially set to 0, and gate 109
Since t is negated, the t memory access circuit 111 is activated through the inverter 110. At the same time selector 11
3 selects lotus 116. As a result, ]] - access to memory 11 is performed, and read data 1 is accessed.
16 or the access address 117 or the selector 1 sent to the channel device l 14 through the selector 113.
This value is stored in the register 121 through the incrementer 122 through the incrementer 122, generates the address next to the address currently being accessed, and is sent to the address array 104 of the corresponding channel by the demultiplexer 102. is stored, and at the same time "l" is set in the v bit. Furthermore, the main memory 115 is accessed using this address, and the data is sent to the buffer memory 105 of the corresponding channel by the demultiplexer 103. When this storage is completed, the main memory access circuit 111 operates the selector 124 to latch the output 123 of the incrementer 122 into the register 121 via the selector 124. As a result, the next address after the original access address is generated, and this address is stored through the demultiplexer 102 in the second stage of the array of the corresponding channel of the address array 104, and is stored in the V bit of the address array 104. It can be erected by 1°'. Data at this address is also read from the JE memory 115 and stored in the buffer memory 105. Similar action? 3rd. Repeated for 4th stage [1. During this time, the processor bus occupancy control for accessing the main memory 115 is performed only once at the beginning, and accesses for preempted data are performed continuously without releasing the acquired access right to the main memory 115. In addition, the main memory 115
The system employs a burst transfer mode in which data at four consecutive addresses can be fetched while keeping the access address fixed, and this high-speed transfer mode is used for data transfer to the buffer memory. When the next DMA read access request is generated from the same channel device, the V bit of the corresponding channel is read out from the address array 104 through the selector 106 and the address through the selector 107, respectively. It is determined via the comparator 108 whether this address matches the address 117 requested for access. This matching is performed in parallel for four stages of address arrays. These match signals and the V bit are input to AND gate 109. If an address that matches the access address exists and its V bit is 1,
AND gate 109 is asserted and buffer output circuit 112 is activated. At the same time, selector 113 selects output 120 of buffer memory 105. At this time, main memory access circuit lll is not activated, so access to main memory 115 is not performed, and address array 10
The V bit of 4 is the DMA end signal (
EOP) or a write access to the address. According to this embodiment, four stages of buffer memory 105 are prepared for each channel, so the number of times the processor bus 204 is controlled to be occupied is reduced to one-fourth. Also,
If data is fetched from main memory 115 in high-speed transfer mode, the time that DMA occupies processor bus 204 is further reduced. FIG. 3 shows the configuration of a second embodiment of the present invention. In this embodiment, the DMA is an interface that performs access using consecutive addresses. Therefore, an address array as shown in the first embodiment is not provided, and a pointer 303-1 indicating the location where data to be accessed next is stored in the buffer memories 301-1 to 301-n corresponding to the channels. ~303-n are provided. In the diagram,
Since four stages of buffer memory are provided for each channel, the pointer has 2 bits. Next, the operation of the apparatus shown in FIG. 3 will be explained. First, when data is not stored in the buffer memory, burst transfer is performed to store the data in the main memory.
15 to the memory corresponding to the channel in the buffer memory 301, and the channel device 11
4, the data of the access address is sent. When the next read access request is made, the corresponding V bit is read from the value of pointer 303 corresponding to the channel. In the case of this embodiment, the V bit is not a register because it is not necessary to determine whether to change it at each stage. Like data, it is composed of static RAM. However, the pointer 303 is composed of a register. Since the read V bit has been set to "1" by the previous access, the data in the buffer memory 301 is outputted to the channel device 21it4 by the action of the buffer output circuit 112. At the same time, the selector 307 selects the value of the channel from among the values of the pointer 303, passes through the incrementer 308, and the incremented value is stored in the original pointer by the demultiplexer 304. Also, the V bit is cleared. If the next read access request occurs when the V bit reaches "0°" for all four stages, the next read access request occurs again.The data is read from the main memory 115 to the buffer memory 301 by burst transfer.Is the same operation? When the transfer end signal (EOP) 309 is finally sent out from the channel device 114, the reset circuit 306 operates on the buffer memory of the channel by the demultiplexer 305 and clears the pointer and the V bit. In the first embodiment, there is no need to set up an interface for accessing DMA using consecutive addresses, and the present invention can be applied to a wide variety of channel devices.In the second embodiment, a group of registers corresponding to an address array is used. Since this method does not require the following, there is an advantage that the present invention can be implemented with a small amount of hardware.
本発明によれば、主メモリの接続されているバスかＤＭ
Ａにより占有されている時間か短縮されるので、ｃｐｕ
か主メモリを占有する時間を長くすることができ、シス
テム全体、特にＣＰＵの処理能力を高く発揮させること
かり能になる。According to the present invention, the bus connected to the main memory or the DM
Since the time occupied by A is shortened, the CPU
The main memory can be occupied for a longer period of time, and the processing power of the entire system, especially the CPU, can be maximized.
第１図は１本発明によるデータ転送制御装置を用いるシ
ステムの概略ブロック図、第２図は本発明の一実施例の
ブロック図、第３図は本発明の他の実施例のブロック図
である。
１０１・・・データ転送制御装置
１０５・・・バッファメモリ
Ｉｌｌ・・・主メモリアクセス回路
１１２・・・バッファ出力回路
１１４・・・チャネル装置
２０１・・−ＣＰＵ
２０２−・・判定回路
２０４・・・プロセッサバス
２０５・・・システムバス
３０１・・・バッファメモリ
３０３・・・ポインタFIG. 1 is a schematic block diagram of a system using a data transfer control device according to the present invention, FIG. 2 is a block diagram of one embodiment of the present invention, and FIG. 3 is a block diagram of another embodiment of the present invention. . 101...Data transfer control device 105...Buffer memory Ill...Main memory access circuit 112...Buffer output circuit 114...Channel device 201...-CPU 202-...Determination circuit 204... Processor bus 205...System bus 301...Buffer memory 303...Pointer
Claims (1)
および主メモリと、システムバスに接続された１個以上
のチャネル装置を有するシステムにおいて該各チャネル
装置と前記主メモリとの間でＤＭＡ転送を行うデータ転
送制御方法であって、 前記プロセッサバスと前記システムバスとの間に各チャ
ネルごとにバッファメモリを設け、前記チャネル装置か
ら前記主メモリへのリードアクセス要求に応じた前記主
メモリのリードアクセスに伴い、当該アクセスアドレス
付近の連続した複数のアドレスのデータを前記バッファ
メモリに転送しておき、 前記チャネル装置から前記主メモリへの次回のリードア
クセス要求に対し、当該アクセスアドレスのデータが前
記バッファメモリ内に記憶されているか否かを判定し、
該判定の結果、前記バッファメモリ内に記憶されている
ことが判明した場合には、前記バッファメモリから当該
アクセスアドレスのデータを当該チャネル装置に転送す
ることを特徴とするデータ転送制御方法。 ２、それぞれプロセッサバスに接続された中央処理装置
および主メモリと、システムバスに接続された１個以上
のチャネル装置を有するシステムにおいて該各チャネル
装置と前記主メモリとの間でＤＭＡ転送を行うデータ転
送制御装置であって、 前記プロセッサバスと前記システムバスとの間に設けた
各チャネルごとのバッファメモリと、 前記チャネル装置から前記主メモリへのリードアクセス
要求のアクセスアドレス付近の連続したアドレスのデー
タを前記バッファメモリに転送する第１転送手段と、 前記バッファメモリから当該データを当該チャネル装置
に転送する第２転送手段とを備えたことを特徴とするデ
ータ転送制御装置。 ３、前記第１転送手段は、前記チャネル装置から前記主
メモリへのリードアクセス要求に応じて前記主メモリを
リードアクセスした場合に、該アクセスアドレスのデー
タを当該チャネル装置に直接転送するとともに、該アク
セスアドレス付近の連続したアドレスのデータを前記バ
ッファメモリに転送することを特徴とする請求項２記載
のデータ転送制御装置。 ４、さらに、前記バッファメモリに記憶したデータの前
記主メモリ上のアドレスを記憶するアドレス記憶手段と
、前記チャネル装置から前記主メモリへのリードアクセ
ス要求時に、当該アクセス要求アドレスと前記アドレス
記憶手段に記憶されたアドレスとの一致不一致を判定す
るアドレス一致判定手段とを備え、該一致判定手段の判
定の結果に応じて前記第２転送手段が前記バッファメモ
リから当該チャネル装置へのデータ転送を行うことを特
徴とする請求項２記載のデータ転送制御装置。 ５、前記第２転送手段は、前記バッファメモリに対して
次にＤＭＡリードアクセスが行われたときに転送される
べきデータが記憶された前記バッファメモリのアドレス
を指示するポインタを有し、該ポインタの示すアドレス
のデータを当該チャネル装置へ転送することを特徴とす
る請求項２記載のデータ転送制御装置。 ６、前記バッファメモリまたは前記アドレス記憶手段は
、前記バッファメモリに記憶された各データが有効であ
るか否かを示す有効ビットをも記憶し、該有効ビットに
応じて前記第２転送手段はデータ転送を行うか否かを判
断することを特徴とする請求項４または５記載のデータ
転送制御装置。 ７、前記主メモリとして、連続したアドレスのデータを
高速に転送する高速転送手段を有するメモリを採用し、
前記第１転送手段は、該高速転送手段により前記主メモ
リから前記バッファメモリへのデータ転送を行うことを
特徴とする請求項２記載のデータ転送制御装置。[Claims] 1. In a system having a central processing unit and a main memory each connected to a processor bus, and one or more channel devices connected to a system bus, between each channel device and the main memory; 1. A data transfer control method for performing DMA transfer in a data transfer control method, wherein a buffer memory is provided for each channel between the processor bus and the system bus, and the main memory in response to a read access request from the channel device to the main memory Along with a memory read access, data at a plurality of consecutive addresses near the access address is transferred to the buffer memory, and in response to the next read access request from the channel device to the main memory, the data at the access address is determining whether data is stored in the buffer memory;
As a result of the determination, if it is found that the data is stored in the buffer memory, the data at the access address is transferred from the buffer memory to the channel device. 2. Data for performing DMA transfer between each channel device and the main memory in a system having a central processing unit and a main memory each connected to a processor bus, and one or more channel devices connected to a system bus. A transfer control device comprising: a buffer memory for each channel provided between the processor bus and the system bus; and data at consecutive addresses near the access address of a read access request from the channel device to the main memory. A data transfer control device comprising: a first transfer unit that transfers the data to the buffer memory; and a second transfer unit that transfers the data from the buffer memory to the channel device. 3. When the main memory is read accessed in response to a read access request from the channel device to the main memory, the first transfer means directly transfers the data at the access address to the channel device, and 3. The data transfer control device according to claim 2, wherein data at consecutive addresses near the access address is transferred to the buffer memory. 4. Further, address storage means for storing an address on the main memory of data stored in the buffer memory, and when a read access request from the channel device to the main memory is made, the access request address and the address storage means are stored. and address matching determining means for determining whether the stored address matches or does not match, and the second transfer means transfers data from the buffer memory to the channel device in accordance with the result of the determination by the matching determining means. The data transfer control device according to claim 2, characterized in that: 5. The second transfer means has a pointer that indicates an address of the buffer memory in which data to be transferred is stored when the next DMA read access is performed to the buffer memory, and the pointer 3. The data transfer control device according to claim 2, wherein data at an address indicated by is transferred to the channel device. 6. The buffer memory or the address storage means also stores a valid bit indicating whether each data stored in the buffer memory is valid, and according to the valid bit, the second transfer means transfers the data. 6. The data transfer control device according to claim 4, wherein the data transfer control device determines whether or not to perform the transfer. 7. As the main memory, a memory having high-speed transfer means for transferring data at consecutive addresses at high speed is adopted,
3. The data transfer control device according to claim 2, wherein said first transfer means transfers data from said main memory to said buffer memory using said high-speed transfer means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147684A JP2534321B2 (en) | 1988-06-15 | 1988-06-15 | Data transfer control method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147684A JP2534321B2 (en) | 1988-06-15 | 1988-06-15 | Data transfer control method and apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01315858A true JPH01315858A (en) | 1989-12-20 |
| JP2534321B2 JP2534321B2 (en) | 1996-09-11 |
Family
ID=15435946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147684A Expired - Lifetime JP2534321B2 (en) | 1988-06-15 | 1988-06-15 | Data transfer control method and apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534321B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100996A (en) * | 1991-10-07 | 1993-04-23 | Nippon Telegr & Teleph Corp <Ntt> | Real time information transfer control system |
| JP2013012106A (en) * | 2011-06-30 | 2013-01-17 | Hitachi Ltd | Control system and memory control method for control system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111559A (en) * | 1986-10-29 | 1988-05-16 | Fujitsu Ltd | Control system for direct memory access |
-
1988
- 1988-06-15 JP JP63147684A patent/JP2534321B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111559A (en) * | 1986-10-29 | 1988-05-16 | Fujitsu Ltd | Control system for direct memory access |
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| JPH05100996A (en) * | 1991-10-07 | 1993-04-23 | Nippon Telegr & Teleph Corp <Ntt> | Real time information transfer control system |
| JP2013012106A (en) * | 2011-06-30 | 2013-01-17 | Hitachi Ltd | Control system and memory control method for control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534321B2 (en) | 1996-09-11 |
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