JPH04326141A - High-speed memory access circuit - Google Patents

Abstract

PURPOSE:To reduce a decrease in the processing speed of a CPU in memory access. CONSTITUTION:When data is read out of one of memories 6 and T to which an odd address and an even address are assigned respectively, preread data latch circuits 30 and 31 hold data read out of the other memory by a preread executing circuit 32 with the next address following the address sent to the former memory. A preread address latch circuit 23 holds the address following the next address. An address comparator 20 compares the address from the CPU 1 with the address held in the preread address latch circuit 23. When their coincidence is detected by the above comparison, the data in the preread data latch circuits 30 and 31 are outputted to the CPU 1. When a discordance is detected, the memories 6 and 7 are accessed directly with the address from the CPU 1 and a wait generating circuit 4 outputs a wait signal matching the processing speeds of the memories 6 and 7 to the CPU 1.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【技術分野】本発明は高速メモリアクセス回路に関し、
特にＣＰＵ（中央処理装置）のメモリアクセス制御にお
けるメモリ読込み時間の高速化に関する。TECHNICAL FIELD The present invention relates to a high-speed memory access circuit.
In particular, it relates to speeding up memory read time in memory access control of a CPU (central processing unit).

【０００２】0002

【従来技術】従来、ＣＰＵのメモリアクセス制御におい
ては、ＣＰＵの処理速度がメモリの処理速度に対して高
速な場合、メモリアクセスの度にＣＰＵに対してメモリ
の処理速度に合わせたウェイトをかける方式となってい
た。[Prior Art] Conventionally, in CPU memory access control, when the processing speed of the CPU is faster than the processing speed of the memory, a method is used in which a weight is applied to the CPU in accordance with the processing speed of the memory each time the memory is accessed. It became.

【０００３】このような従来のメモリアクセス制御では
、高速のＣＰＵを使用してもメモリアクセスの度にＣＰ
Ｕに対してメモリの処理速度に合わせたウェイトをかけ
ているので、結果的にＣＰＵの処理速度が低下してしま
うという問題があった。[0003] In such conventional memory access control, even if a high-speed CPU is used, the CPU
Since a weight is applied to U in accordance with the processing speed of the memory, there is a problem in that the processing speed of the CPU decreases as a result.

【０００４】0004

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、ＣＰＵの処理速度の低
下を軽減することができる高速メモリアクセス回路の提
供を目的とする。OBJECTS OF THE INVENTION The present invention has been made to eliminate the problems of the conventional ones as described above, and an object of the present invention is to provide a high-speed memory access circuit that can reduce the decrease in processing speed of a CPU.

【０００５】[0005]

【発明の構成】本発明による高速メモリアクセス回路は
、中央処理装置がアクセスするアドレス空間のうち奇偶
アドレスが夫々割当てられた第１および第２のメモリと
、前記第１のメモリからデータが読出されるとき、前記
第１のメモリへのアドレスに続く次アドレスによって前
記第２のメモリから読出されたデータを保持するデータ
保持手段と、前記次アドレスを保持するアドレス保持手
段と、中央処理装置からのアドレスと前記アドレス保持
手段に保持されたアドレスとを比較する比較手段と、前
記比較手段によって一致が検出されたときに前記データ
保持手段に保持されたデータを出力する出力手段と、前
記比較手段によって不一致が検出されたときに前記中央
処理装置からのアドレスによって前記第１および第２の
メモリをアクセスするとともに、前記中央処理装置にウ
ェイト信号を出力するよう制御する制御手段とを設けた
ことを特徴とする。SUMMARY OF THE INVENTION A high-speed memory access circuit according to the present invention includes first and second memories to which odd and even addresses are respectively assigned in an address space accessed by a central processing unit, and data is read from the first memory. data holding means for holding data read from the second memory by the next address following the address to the first memory; address holding means for holding the next address; a comparing means for comparing an address with an address held in the address holding means; an output means for outputting the data held in the data holding means when a match is detected by the comparing means; The method further comprises: control means for controlling the first and second memories to be accessed by an address from the central processing unit and outputting a wait signal to the central processing unit when a mismatch is detected. shall be.

【０００６】[0006]

【実施例】次に、本発明の一実施例について図面を参照
して説明する。[Embodiment] Next, an embodiment of the present invention will be described with reference to the drawings.

【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、アドレスコンパレータ回路
２はアドレスコンパレータ２０と、メモリセレクタ２１
と、アドレス加算回路２２と、前読込みアドレスラッチ
回路２３とから構成されている。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, the address comparator circuit 2 includes an address comparator 20 and a memory selector 21.
, an address adder circuit 22 , and a pre-read address latch circuit 23 .

【０００８】アドレスコンパレータ２０はＣＰＵ１がア
クセスを行ったアドレス（ＡＤ１　）と前読込みアドレ
ス出力ライン１０３　を介して入力される前読込みアド
レスラッチ回路２３からのアドレスとを比較する。アド
レスコンパレータ２０はＣＰＵ１からのアドレスと前読
込みアドレスラッチ回路２３からのアドレスとが一致し
た場合、出力Ａ側のアドレス（ＡＤ１　）およびリード
信号（ＲＤ１　）をイネーブルとする。また、アドレス
コンパレータ２０はそれらアドレスが異なっている場合
、出力Ｂ側のアドレス（ＡＤ１　）およびリード信号（
ＲＤ１　）をイネーブルとする。The address comparator 20 compares the address accessed by the CPU 1 (AD1) with the address from the pre-read address latch circuit 23 inputted via the pre-read address output line 103. When the address from the CPU 1 and the address from the pre-read address latch circuit 23 match, the address comparator 20 enables the address (AD1) and read signal (RD1) on the output A side. In addition, when the addresses are different, the address comparator 20 detects the output B side address (AD1) and the read signal (
RD1) is enabled.

【０００９】すなわち、アドレスコンパレータ２０が出
力Ａ側のアドレスおよびリード信号をイネーブルとした
場合には、メモリデータ前読込み回路３の前読込みデー
タラッチ回路３０，３１に保持されたデータが前読込み
データ出力ライン１０５　を介してＣＰＵ１に送出され
る。 また、アドレスコンパレータ２０が出力Ｂ側のアドレス
およびリード信号をイネーブルとした場合には、メモリ
６，７のデータがメモリデータ出力ライン１０４　を介
してＣＰＵ１に送出される。That is, when the address comparator 20 enables the address and read signal on the output A side, the data held in the pre-read data latch circuits 30 and 31 of the memory data pre-read circuit 3 is output as the pre-read data. It is sent to CPU1 via line 105. Furthermore, when the address comparator 20 enables the address and read signals on the output B side, the data in the memories 6 and 7 is sent to the CPU 1 via the memory data output line 104.

【００１０】メモリセレクタ２１は前読込みデータラッ
チ回路読込み信号１０６　，１０７　を出力することに
よって前読込みデータラッチ回路３０，３１のうち一方
を選択し、選択した前読込みデータラッチ回路３０，３
１からＣＰＵ１にデータを送出させる。アドレス加算回
路２２はアドレスコンパレータ２０からのアドレスを基
に前読込みアドレスを生成し、該前読込みアドレスを前
読込みアドレスラッチ回路２３に出力する。前読込みア
ドレスラッチ回路２３はアドレス加算回路２２で生成さ
れた前読込みアドレスを保存し、該前読込みアドレスを
前読込みアドレス出力ライン１０３　を介してアドレス
コンパレータ２０およびメモリデータ前読込み回路３の
前読込み実行回路３２に出力する。The memory selector 21 selects one of the pre-read data latch circuits 30, 31 by outputting pre-read data latch circuit read signals 106, 107, and selects one of the pre-read data latch circuits 30, 31.
1 to send data to CPU1. Address addition circuit 22 generates a pre-read address based on the address from address comparator 20 and outputs the pre-read address to pre-read address latch circuit 23 . The pre-read address latch circuit 23 stores the pre-read address generated by the address adder circuit 22, and pre-reads the pre-read address to the address comparator 20 and the memory data pre-read circuit 3 via the pre-read address output line 103. Output to circuit 32.

【００１１】メモリデータ前読込み回路３は前読込みデ
ータラッチ回路３０，３１と、前読込み実行回路３２と
、メモリセレクタ３３とから構成されている。The memory data pre-read circuit 3 is composed of pre-read data latch circuits 30 and 31, a pre-read execution circuit 32, and a memory selector 33.

【００１２】前読込みデータラッチ回路３０，３１は前
読込み実行回路３２によってメモリ６，７から前読込み
された前読込みデータを保存する。メモリセレクタ３３
は前読込みを行うメモリ６，７に前読込み実行回路３２
からのアドレスおよびリード信号を出力する。また、メ
モリセレクタ３３はタイミング信号１０８，１０９　を
出力することによって、メモリ６，７から前読込みした
前読込みデータを前読込みデータラッチ回路３０，３１
に保存する。The pre-read data latch circuits 30 and 31 store the pre-read data pre-read from the memories 6 and 7 by the pre-read execution circuit 32. Memory selector 33
is a pre-read execution circuit 32 in the memories 6 and 7 that perform pre-read.
Outputs address and read signals from. Furthermore, the memory selector 33 outputs timing signals 108 and 109 to transfer the pre-read data pre-read from the memories 6 and 7 to the pre-read data latch circuits 30 and 31.
Save to.

【００１３】ウェイト発生回路４はＣＰＵ１がメモリ６
，７に直接アクセスしなければならないとき、つまりア
ドレスコンパレータ２０の出力Ｂ側のアドレスおよびリ
ード信号がイネーブルとなったときに起動される。メモ
リセレクタ５はウェイト発生回路４からアドレス（ＡＤ
１　）およびリード信号（ＲＤ１　）を受取ると、メモ
リリードライン１０１，１０２　を介してアドレスおよ
びリード信号をメモリ６，７に送出し、ＣＰＵ１からメ
モリ６，７へのアクセスを直接行うようにする。In the wait generation circuit 4, the CPU 1 is connected to the memory 6.
, 7, that is, when the address and read signals on the output B side of the address comparator 20 are enabled. The memory selector 5 receives the address (AD) from the wait generation circuit 4.
1) and a read signal (RD1), the address and read signals are sent to the memories 6, 7 via the memory read lines 101, 102, so that the CPU 1 directly accesses the memories 6, 7.

【００１４】メモリ６にはＣＰＵ１がアクセスするアド
レス空間のうち奇数アドレスが割当てられ、メモリ７に
はＣＰＵ１がアクセスするアドレス空間のうち偶数アド
レスが割当てられている。Odd addresses in the address space accessed by the CPU 1 are assigned to the memory 6, and even addresses in the address space accessed by the CPU 1 are assigned to the memory 7.

【００１５】この図１を用いて本発明の一実施例の動作
について説明する。ＣＰＵ１がメモリ６，７をアクセス
するためにアドレスおよびリード信号を出力すると、ア
ドレスコンパレータ回路２ではアドレスコンパレータ２
０によってＣＰＵ１からのアドレスと前読込みアドレス
ラッチ回路２３に保存されたアドレスとを比較する。The operation of one embodiment of the present invention will be explained using FIG. 1. When the CPU 1 outputs an address and a read signal to access the memories 6 and 7, the address comparator circuit 2
0, the address from the CPU 1 and the address stored in the pre-read address latch circuit 23 are compared.

【００１６】その結果、それらアドレスが同一だった場
合にはアドレスコンパレータ２０の出力Ａ側のアドレス
およびリード信号がイネーブルとなる。よって、アドレ
スコンパレータ２０の出力Ａ側のアドレスおよびリード
信号がメモリセレクタ２１を介して前読込みデータラッ
チ回路３０，３１に出力され、前読込みデータラッチ回
路３０，３１に保存された前読込みデータがＣＰＵ１に
引取られる。As a result, if the addresses are the same, the address and read signal on the output A side of the address comparator 20 are enabled. Therefore, the address and read signal on the output A side of the address comparator 20 are output to the pre-read data latch circuits 30 and 31 via the memory selector 21, and the pre-read data stored in the pre-read data latch circuits 30 and 31 is transferred to the CPU 1. will be taken over.

【００１７】また、それらのアドレスが異なった場合に
はアドレスコンパレータ２０の出力Ｂ側のアドレスおよ
びリード信号がイネーブルとなる。よって、アドレスコ
ンパレータ２０の出力Ｂ側のアドレスおよびリード信号
がウェイト発生回路４およびメモリセレクタ５を介して
メモリ６，７に出力され、メモリ６，７のうち一方がＣ
ＰＵ１から直接アクセスされることになる。このとき、
アドレスコンパレータ２０の出力Ｂ側のアドレスおよび
リード信号がイネーブルとなることによってウェイト発
生回路４が起動され、ウェイト発生回路４でメモリ６，
７からのデータの読出し処理速度に合わせたウェイトが
ＣＰＵ１に対して発生する。Furthermore, if these addresses are different, the address and read signal on the output B side of the address comparator 20 are enabled. Therefore, the address and read signal on the output B side of the address comparator 20 are output to the memories 6 and 7 via the wait generation circuit 4 and the memory selector 5, and one of the memories 6 and 7 is connected to the C
It will be accessed directly from PU1. At this time,
The wait generation circuit 4 is activated by enabling the address and read signal on the output B side of the address comparator 20, and the wait generation circuit 4 causes the memory 6,
A wait is generated for the CPU 1 in accordance with the data read processing speed from the CPU 7.

【００１８】上記のアドレスコンパレータ２０からのア
ドレスおよびリード信号がイネーブルになると、アドレ
ス加算回路２２はそのアドレスに１を加算し、その加算
結果（ＡＤ１　＋１）を前読込みアドレスとして前読込
みアドレスラッチ回路２３に出力して保存する。ここで
、加算結果（ＡＤ１　＋１）を前読込みアドレスとする
のは、ＣＰＵ１がメモリ６，７に対してアクセスを行う
場合に順次インクリメントしたアドレスでアクセスする
ことが、その他のアドレスでアクセスすることよりもか
なりの割合で多いためである。When the address and read signals from the address comparator 20 are enabled, the address addition circuit 22 adds 1 to the address, and uses the addition result (AD1 +1) as the pre-read address to the pre-read address latch circuit 23. Output and save. Here, the reason why the addition result (AD1 +1) is used as the pre-read address is that when the CPU 1 accesses the memories 6 and 7, it is better to access them using sequentially incremented addresses than to access them using other addresses. This is because there are also quite a lot of them.

【００１９】前読込み実行回路３２はＣＰＵ１が前読込
みデータラッチ回路３０，３１から前読込みデータを引
取ったタイミング、もしくはＣＰＵ１がメモリ６，７か
ら直接データを引取ったタイミングで起動される。前読
込み実行回路３２が起動されると、前読込み実行回路３
２自体が生成したリード信号と前読込みアドレスラッチ
回路２３からの前読込みアドレスとがメモリセレクタ３
３を介してメモリ６，７に出力される。メモリ６，７か
ら読込まれたデータはリード信号の終了タイミングで前
読込みデータラッチ回路３０，３１に前読込みデータと
して保存される。前読込みデータを保存する前読込みデ
ータラッチ回路３０，３１の選択はメモリセレクタ３３
からのタイミング信号１０８　，１０９　によって行わ
れる。The pre-read execution circuit 32 is activated at the timing when the CPU 1 receives pre-read data from the pre-read data latch circuits 30 and 31, or at the timing when the CPU 1 receives data directly from the memories 6 and 7. When the pre-read execution circuit 32 is activated, the pre-read execution circuit 3
The read signal generated by the memory selector 2 itself and the pre-read address from the pre-read address latch circuit 23 are sent to the memory selector 3.
3 to the memories 6 and 7. The data read from the memories 6 and 7 is stored as pre-read data in the pre-read data latch circuits 30 and 31 at the end timing of the read signal. The selection of the pre-read data latch circuits 30 and 31 for storing the pre-read data is made by the memory selector 33.
This is done by timing signals 108 and 109 from .

【００２０】ここで、メモリ６，７にはＣＰＵ１がアク
セスするアドレス空間のうち夫々奇数アドレス、偶数ア
ドレスが割当てられている。これは前読込み動作がＣＰ
Ｕ１の処理速度よりも遅い場合に対応するための構造で
ある。すなわち、たとえばＣＰＵ１が前読込みデータラ
ッチ回路３０に保存された前読込みデータを引取ってい
る間、前読込みデータラッチ回路３１への前読込みデー
タの保存が行われることになる。Here, the memories 6 and 7 are assigned odd and even addresses, respectively, in the address space accessed by the CPU 1. This is because the pre-read operation is CP
This structure is for dealing with the case where the processing speed is slower than the processing speed of U1. That is, for example, while the CPU 1 is receiving the pre-read data stored in the pre-read data latch circuit 30, the pre-read data is stored in the pre-read data latch circuit 31.

【００２１】ＣＰＵ１が順次インクリメントしたアドレ
スをアクセスする場合、上述したシーケンスによってノ
ーウェイトでメモリ６，７へのアクセスが可能となる。When the CPU 1 accesses sequentially incremented addresses, the above-described sequence allows access to the memories 6 and 7 without any wait.

【００２２】このように、メモリ６，７に夫々ＣＰＵ１
がアクセスするアドレス空間のうち奇数アドレス、偶数
アドレスを割当て、メモリ６，７のうち一方からデータ
が読出されるときに、該メモリへのアドレスに続く次ア
ドレスによってメモリ６，７のうち他方から読出された
データを前読込みデータラッチ回路３０，３１に保存す
るとともに、そのときの次アドレスを前読込みアドレス
ラッチ回路２３に保存しておき、ＣＰＵ１からのアドレ
スと前読込みアドレスラッチ回路２３に保存されたアド
レスとの一致がアドレスコンパレータ２０で検出された
ときに前読込みデータラッチ回路３０，３１に保存され
たデータをＣＰＵ１に出力し、それらアドレスの不一致
がアドレスコンパレータ２０で検出されたときにＣＰＵ
１からのアドレスによってメモリ６，７をアクセスする
とともに、ウェイト発生回路４からＣＰＵ１にウェイト
信号を出力するようにすることによって、ＣＰＵ１にウ
ェイトをかける回数を最小限にとどめることができる。 よって、ＣＰＵ１の処理速度の低下を軽減することがで
きる。In this way, the CPU 1 is installed in the memories 6 and 7, respectively.
Allocates odd and even addresses in the address space to be accessed, and when data is read from one of the memories 6 and 7, it is read from the other of the memories 6 and 7 using the next address following the address to that memory. The read data is stored in the pre-read data latch circuits 30 and 31, and the next address at that time is stored in the pre-read address latch circuit 23. When the address comparator 20 detects a match with the address, the data stored in the pre-read data latch circuits 30 and 31 is output to the CPU 1;
By accessing the memories 6 and 7 using addresses starting from 1 and outputting a wait signal from the wait generation circuit 4 to the CPU 1, the number of times the CPU 1 is subjected to a wait can be minimized. Therefore, a decrease in the processing speed of the CPU 1 can be reduced.

【００２３】[0023]

【発明の効果】以上説明したように本発明によれば、メ
モリに夫々中央処理装置がアクセスするアドレス空間の
うち奇偶アドレスを割当て、一方のメモリからデータが
読出されるときに該メモリへのアドレスに続く次アドレ
スによって他方のメモリから読出されたデータを保持す
るとともに、その次アドレスを保持しておき、中央処理
装置からのアドレスとその次アドレスとを比較して一致
が検出されたときに保持しておいたデータを中央処理装
置に出力し、不一致が検出されたときに中央処理装置か
らのアドレスによってメモリをアクセスするとともに、
中央処理装置にウェイト信号を出力するようにすること
によって、中央処理装置の処理速度の低下を軽減するこ
とができるという効果がある。As explained above, according to the present invention, odd and even addresses are assigned to each memory in the address space accessed by the central processing unit, and when data is read from one memory, the address to that memory is It holds the data read from the other memory by the next address following the , and also holds the next address, and holds it when a match is detected by comparing the address from the central processing unit and the next address. The stored data is output to the central processing unit, and when a mismatch is detected, the memory is accessed using the address from the central processing unit.
By outputting the weight signal to the central processing unit, there is an effect that a decrease in the processing speed of the central processing unit can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１　　ＣＰＵ ２　　アドレスコンパレータ回路 ３　　メモリデータ前読込み回路 ４　　ウェイト発生回路 ５，２１，３３　　メモリセレクタ ６，７　　メモリ ２０　　アドレスコンパレータ ２２　　アドレス加算回路 ２３　　前読込みアドレスラッチ回路 ３０，３１　　前読込みデータラッチ回路３２　　前読
込み実行回路1 CPU 2 Address comparator circuit 3 Memory data pre-read circuit 4 Wait generation circuit 5, 21, 33 Memory selector 6, 7 Memory 20 Address comparator 22 Address addition circuit 23 Pre-read address latch circuit 30, 31 Pre-read data latch circuit 32 Front Read execution circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　中央処理装置がアクセスするアドレス
空間のうち奇偶アドレスが夫々割当てられた第１および
第２のメモリと、前記第１のメモリからデータが読出さ
れるとき、前記第１のメモリへのアドレスに続く次アド
レスによって前記第２のメモリから読出されたデータを
保持するデータ保持手段と、前記次アドレスを保持する
アドレス保持手段と、中央処理装置からのアドレスと前
記アドレス保持手段に保持されたアドレスとを比較する
比較手段と、前記比較手段によって一致が検出されたと
きに前記データ保持手段に保持されたデータを出力する
出力手段と、前記比較手段によって不一致が検出された
ときに前記中央処理装置からのアドレスによって前記第
１および第２のメモリをアクセスするとともに、前記中
央処理装置にウェイト信号を出力するよう制御する制御
手段とを設けたことを特徴とする高速メモリアクセス回
路。1. First and second memories to which odd and even addresses are respectively assigned in an address space accessed by a central processing unit; and when data is read from the first memory, the data is read from the first memory. data holding means for holding data read from the second memory by the next address following the address; address holding means for holding the next address; and an address from the central processing unit and data held in the address holding means. an output means for outputting the data held in the data holding means when a match is detected by the comparing means; and an output means for outputting the data held in the data holding means when a match is detected by the comparing means; A high-speed memory access circuit comprising: control means for accessing the first and second memories according to addresses from a processing unit and for controlling output of a wait signal to the central processing unit.